数模混合信号电路设计第三讲_verilog基本概念和仿真工具使用PPT课件

always @ (posedge clk or posedge clr)
begin
if (clr) q<= 0; else if (en) q<= d;
end
Ch.1概述11
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理解要点
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如在模块中逻辑功能由下面三个语句块组成 ：
assign cs = ( a0 & ~a1 & ~a2 ) ; // -----1
inout[信号位宽－1：0] 端口名2；
Ch.1概述7
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Verilog 基本概念
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端口说明也可以写在端口声明语句里。 其格式如下：
module module_name(input port1,input port2,…output port1,output port2… );
Ch.1概述10
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Verilog 基本概念
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功能定义:模块中最重要的部分是逻辑功能定义 部分。有三种方法可在模块中产生逻辑。
用 assign 语句（数据流描述）：
assign a = b & c ; - 用实例元件（结构化描述）：
and2 and_inst ( q, a, b); - 用 “always” 块（行为描述）：
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数模混合信号集成电路设计 第三讲 Verilog基本概念 和仿真工具使用
电子工程系 杨骁 凌朝东
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硬件描述语言HDL
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硬件描述语言利用计算机的巨大能力对用HDL 建模的复杂数字逻辑进行仿真，然后再自动综 合以生成符合要求且在电路结构上可以实现的 数字逻辑网表（Netlist），根据网表和某种工 艺的器件自动生成具体电路然后生成该工艺条 件下这种具体电路的延时模型。仿真验证无误 后用于制造ASIC芯片或写入CPLD和FPGA器 件中。
Ch.1概述8
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Verilog 基本概念
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内部信号声明：在模块内用到的和与端 口有关的wire 和 reg 变量的声明。
如： reg [width-1 : 0] R变量1，R变量2 …； wire [width-1 : 0] W变量1，W变量2 …；
Ch.1概述9
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Verilog主要有两类数据类型：华侨大学IC设计中心
模块的端口定义 module 模块名(口1，口2，口3，口4, ………); 端口声明 输入端口：input[信号位宽－1：0] 端口名1；
input[信号位宽－1：0] 端口名2； 输出端口：output[信号位宽－1：0] 端口名1；
output[信号位宽－1：0] 端口名2； 输入出端口：inout[信号位宽－1：0] 端口名1；
and2 and_inst ( qout, a, b);
// -----2
always @ (posedge clk or posedge clr) //-----3
begin
if (clr) q<= 0; else if (en) q<= d;
end 三条语句是并行的，它们产生独立的逻辑电路； 而在 always 块中: begin 与 end 之间是顺序执行 的。
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Verilog HDL
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Verilog HDL是硬件描述语言的一种，用于数字 电子系统设计。设计者可用它进行各种级别的 逻辑设计，可用它进行数字逻辑系统的仿真验 证、时序分析、逻辑综合。它是目前应用最广 泛的一种硬件描述语言。
Verilog HDL语言于1990年被推向公众领域 ，于 1995年成为IEEE标准，称为IEEE Std 1364－ 1995。Verilog HDL在2001年做了一次重要更新， 对IEEE Std 1364－1995进行了诸多改进，该版 本称为 Verilog 2001。
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举例
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module MUX2_1 (out, a,
b, sel); // Port
注释行
declarations
a, b, sel是输入端口，out是输出 端口。所有信号通过这些端口 从模块输入/输出。
output out; input a, b, sel多;路器由关键 wire out, a, b,词ensmdemoldo;udluel和e wire sel_, a1, 开b1始;及结束。
Ch.1概述3
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Verilog基本概念
模块 module( )
module是层 次化设计的基 本构件
逻辑描述放在 module内部
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模块由关键词：module 模块名， endmodule构成
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Verilog 基本概念
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模块的结构由在module和endmodule 关 键词之间的四个主要部分组成： 1、端口定义 2、端口声明 3、内部信号声明 4、功能定义
// The netlist
另一个模块可以通过模块名及
not (sel_, sel);
端口说明使用多路器。实例化
and (a1, a,
多路器时不需要知道其实现细 节。这正是自上而下设计方法 的一个重要特点。模块的实现 可以是行为级也可以是门级， 但并不影响高层次模块对它的 使用。
sel_);
已定义的
Ch.1概述5
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Verilog 基本概念
端口等价于硬 件的引脚(pin)
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端口在模块名 字后的括号中 列出
端口可以说明为 input, output及 inout
注意模块的名称DFF，端口列表及说明
模块通过端口与外部通信
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Verilog 基本概念
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wire（线网） :线网类型主要表示Verilog HDL中 结构化元件之间的物理连线，其数值由驱动元 件决定。如果没有驱动元件接到线网上，则其 默认值为高阻z。Verilog程序模块中输入输出 信号类型缺省时自动定义为wire型
register （寄存器） ：寄存器类型主要表示数据 的存储单元，其默认值为不定x，寄存器只能 在always语句和initial语句中赋值 。二者最大 的区别在于：寄存器类型数据保持最后一次的 赋值，而线网类型数据则需要持续的驱动。