用于下一代3DIC的晶圆熔融键合技术

用于下一代3DIC的晶圆熔融键合技术

在晶圆熔融键合技术上的最新进展已显示了它在提升键合对准精度上的能力在过去的30年中，尺寸缩小和摩尔定律已成为硅平面工艺领域推动成本降低的主要动力。在这期间，主要的技术进步都已在CMOS工艺中获得了应用。最近的一些技术进展已经变得极其复杂，包括有多重光刻图形化、新的应变增强材料和金属氧化物栅介质等。尽管在工程和材料科学上已经取得了这些重大的成就，经常被预测的所谓阻碍半导体产业发展的“红砖墙”还是很快会再一次出现，需要采取措施来加以应对。事实上，一些半导体供应商指出经济性上的“红砖墙”在采用22nm技术节点时就已经出现，继续缩小尺寸已经不能降低单位晶体管的成本。如今，越来越难以找到一种解决方案来满足在增加器件性能的同时又能降低成本的要求。

光刻尺寸的进一步缩小会相应增加IC制造的复杂性，并且必须要使用日益昂贵的光刻设备，同时也会引入更多的图形化工序。3DIC集成提供了一种能在满足下一代器件性能/成本需求的同时，又避免了采用进一步缩小光刻尺寸的解决路径。在另一方面，3DIC集成还使半导体业界可以继续使用具有较低复杂性的工艺，在保持一个较为宽松栅长的情况下来提升芯片的性能，而这些都不需要增加额外的成本。

尽管对于3DIC集成的初步展望还是有些模糊，但还是对它的一些集成途径来进行了分类，以在第三个维度上对未来的发展做出清晰的观察。目前3DIC集成所处的状态有点类似于穿越阿尔卑斯山脉，可以有不同的选项来越过山脉区域：明智地利用山谷；更加直接但也更危险地攀登和翻越；花大力气修建隧道来进行穿越。最终最为经济的工艺路线将会是组合了所有这三种途径的结合体。在3DIC 领域我们看到现在正在出现一种类似的工艺过程，一些3D器件是在工艺制造过程的中期(MEOL)来形成立体结构的，而另一些是在工艺制造过程的后期（BEOL）通过芯片叠层来实现的。在未来，一些3D堆叠工序也将会向工艺上游推进而在工艺制造过程的前期（FEOL）中来完成。制造商会依据目标器件的类型、市场的规模和工艺的复杂程度来选择究竟采用何种工艺路线。3DIC集成最具有成本优势的方法应该是上述这三种工艺路线的结合。这就是说，未来对于很多应用场合，在前道制造工艺（FEOL）中实现实现3DIC集成将具有更大的潜力来帮助降低成本、提升性能和提高能耗效率。

前道工艺（FEOL）目前仍然被看作为一个纯粹的平面工艺，它是在硅衬底材料上实现器件的功能/性能。然而，许多具有创新性的工艺和材料，例如SiGe和其他材料的外延层，已经引入到前道工艺（FEOL）中来提升器件的性能。因此，平面和3D堆叠的界限已经开始变得模糊，并且这也为异质器件集成（例如制作在存储器上的存储器，制作在逻辑器件上的存储器等等）的广泛应用和发展铺平了道路。

图1. 在前道工艺（FEOL）中实现不同3D集成结构的对比

图1列出了在前道工艺（FEOL）中实现不同3D集成结构的概览。第一种集成方案是逐层进行外

延生长，这在过去的20年中已经成为半导体行业的标准工艺。但是目前的外延生长温度过高，达到600~1000°C，这使得传统的外延工艺路线并不适用于现在的3D集成。这是因为已具有功能器件的衬底晶圆在如此高的极端温度下会发生金属的扩散以及掺杂分布的变宽，最终导致下层IC器件的损坏。第二种集成的方法是混合性键合，其中具有双镶嵌（大马士革）工艺所形成铜和氧化硅的混合界面既具有可以实现全区域键合的性能，也具有进行电学连接的功能。第三种3D集成路线是利用全区域的介质键合技术，来将一个已经加工完成的半导体薄层（厚度通常从几十到几百纳米）实现转移。与混合性键合不同，它是在底部晶圆衬底上以及在转移过来的第二晶体管层上预先形成金属互连层，而这两者间的电学互连则是通过后通孔（via-last）工艺来得以实现。

混合性键合和全区域介质键合这二者都可以通过经对准的晶圆与晶圆间的熔融键合工艺来实现。然而高的互连密度以及小的布线尺寸已经成为键合对准精度上的一个很大障碍，而高精度的对准对于熔融键合又是必需的。熔融键合是一个包含有两个步骤的工艺：1）室温下预键合步骤。2）高温退火步骤。它与界面上的化学键有着直接的关系，预键合是基于氢键的桥联，而高温退火则是为了能将其转换成共价键。

图2. 由模拟计算所得到的在熔融键合中金属TSV的表面交叠程度与晶圆对晶圆间对准精度的关系。对照ITRS关于TSV节距及其直径的技术发展路线图，在熔融键合中为了获得超过60%面积的TSV交

叠，其对准精度必须要优于200nm。

熔融键合所具有的另一个重要优点是对于键合材料有着更为广泛的选择余地。任何独特的或新颖的材料要投入半导体业界的应用都面临着门槛过高的问题。其一部分原因是因为新的材料必须要与各种各样的指标相匹配，还要经过繁复而冗长的可靠性失效分析过程来保证它们不会对整个芯片的制造产生负面效应。然而，对于熔融键合工艺而言，所有的集成结构仅依赖氧化硅、氮化硅或者氮氧化硅作为介质键合材料，以及铜或者其他互连金属材料，而所有这些材料在如今先进的IC生产线中都是标准性的应用材料。

在早先，要实现成功的熔融键合需要将固体键合材料转变成粘滞熔融体状态，这需要极度的高温（从800°C到1100°C，取决于材料的掺杂及其淀积方法）才能做到。然而，当前的主要的研究努力已经并且将持续地集中在键合前材料的界面物理及其形貌，以及它们对于键合结果的影响上。最近在低温等离子体激活键合方面的进展已经可以使其退火温度降低到只有约200°C，这将为发展未来新的材料键合技术提供了可能性。在事实上，熔融键合工艺已经被集成到某些具有特定应用目标器件的大规模生产上，包括在图像传感器和绝缘体上硅(SOI)晶圆等工程化衬底上。至于晶圆对晶圆的熔融键合，这项工艺已经可以用于采用低k介质和标准金属的CMOS工艺流程中。

晶圆间对准是熔融键合3DIC的关键

后通孔（via-last）键合工艺中的通孔尺寸最小化，或者熔融键合工艺中通孔和键合电极尺寸的最小化是降低3D器件成本的关键性措施。考虑到TSV在芯片中的角色“仅仅”是提供信号的电学连接，但它却消耗了可观的晶圆面积，对其实现进一步的缩小是一个合理并且必然的选择。增加集成度是增大可制造宝贵器件区域面积的手段。然而，对于缩小互连结构所带来的直接后果将是需要提高对晶圆与晶圆间对准精度的要求。

如图1给出的截面图所示，对于在已完成半导体器件层进行堆叠后所进行的后通孔（via-last）工艺来说，通孔的光刻蚀掩模需要与下埋层的金属层进行对准。在这里键合对准将十分关键，因为光刻胶层必须同时与顶层和底层器件层的接触区相匹配。为了能使晶圆面积的损失达到最小化以及尽可能缩小布线的禁区，如图2所示，键合对准精度必须要能符合严格的规范要求，并且能与金属、通孔和接触节点尺寸相适应。

如果所有的器件都始终工作在一个恒定电压水平上，整个半导体世界将会变得十分简单。然而，关于3DIC/硅通孔（TSV）集成的一个主要的担忧就是有可能引入高频响应及其寄生效应问题，键合对准技术再一次在其中扮演了重要角色。在互连中的任何一个通孔都会在其周围产生一个特定的电场，两个互连层之间完美的对准可以制造一个对称的电场分布。而对准不良则会引起电场的局域化增强，这反过来会导致一种电场不平衡。进一步缩小互连的尺度和减小通孔间的节距意味着电场强度的非均匀性会变得越发明显，而带有大量平行总线结构的存储器堆叠和高带宽接口对于这种问题将会更加敏感。

对准精度的最优化

从以上的讨论可以看出，结论正逐渐变得清晰，那就是熔融键合中晶圆与晶圆间的对准精度必须要与互连尺寸的缩小相协调。2011版的半导体国际技术发展路线图(ITRS)指出，对于高密度TSV的应用，其通孔直径应该在2015年达到0.81.5μm的范围，这就要求对应的晶圆间对准精度要达到

500nm，才能形成一个良好的电学接触。先前的研究已经证明，另一种晶圆与晶圆间的对准方法可以使氧化物-氧化物材料熔融键合后的对准精度达到优于250nm的水平。新近出现的SmartView®NT2键合对准设备的面与面之间的对准精度已经被证实能达到优于200nm，详见图3。

图3. SmartView NT2在连续工作条件下的对准数据（左图），从统计直方图及其对应的正态分布（右

图）可以看到它具有200nm的对准精度。

除了平面内测量和两个晶圆相对放置位置之外，还有一些其他因素影响着晶圆的总体对准精度。在熔融键合中，两个晶圆是在相互对准后才进行预键合。当两个器件晶圆接合为一体后，晶圆中存在