超大规模集成电路设计基础-第五章.讲义

在每一层上的图形都有设计 规则，说明一条线的最小宽 度w及在相邻多边形之间的 边至边的最小间距s。
w和s的实际值取决于在什么层。设计规则只是针对 那一层掩膜上的图形。
5.2.1 n阱
• 运用n阱掩膜来定义n阱
• 当一个n阱用来制造pFET时，它必须连接到电源VDD
5.2.2 有源区
• 在隔离（场）氧化物生长之后，有源区是平坦的部分且通向硅圆 片顶部。而场氧（FOX）则存在于圆片其余地方。 • Wa和Sa－a是在最大密度设计中应当保证的最小值。 • 一个区域不是有源区，那么按设定它就是场氧区。
为了得到一对并联的FET，中间增 加了接触孔。
s g g 两条栅之间的距离 d ac 2 s p ac
• 当采用公共的有源区形成具有不同W值的FET时，需要引入另一 条设计规则 • 多晶栅至有源区的间距 Sp－a是指一条栅的边与有源 的边界改变处之间的距离。
在这一设计中这条规则要应
p ( pSelect) ( Active) (nWell )
5.2.4 MOSFET
• 当一条多晶栅线完全越过n＋或p＋区域时，就会形成自对准的 MOSFET结构。 wp 多晶最小宽度 • 对多晶图形的基本设计规则是：
s p p 多晶至多晶的最小间距
为了建立掩膜，只是把一个多边形加到多晶掩膜 上，把n＋区分隔成两个区域
pFET ( pSelect) ( Active) ( Poly) (nWell ) p ( pSelect) ( Active) ( NOT [ Poly]) (nWell )
MOSFET的设计值及有效值
• 关键尺寸是沟长L和沟宽W • L是由多晶栅线的宽度确定的。 • W是由晶体管有源区的边长确定的，因为这一区域定义了源/漏离 子注入硅中的地方。 Lo的存在是由于在 注入退火步骤期 间的横向掺杂所 致。 有效沟长：
• 设计规则： L wp 多晶线的最小宽度
d po 多晶离开有源区的最短 露头
nFET (nSelect) ( Active) ( Poly) n (nSelect) ( Active) ( NOT [ Poly])
• pFET也以同样的方式形成的，n阱区域为隐含存在的p衬底所包围
• 因为所有的接触都是并联的，所以有N个接触的金属线至有源区 1 接触的连接的等效电阻为： R Rc c ,eff N • 这些接触使电流分开流动
• MOSFET的源 和漏端通常处 在金属层1上， 如右图所示：
• 设计规则：
s pac 从多晶至有源区接触的 最小间距 规定了与周边的距离以确保有源 区接触不会破坏任何多晶栅； sa p 从有源区至多晶的最小 间距
• 每当一个pFET连到电源时，则放置一个n阱接触 • 每当一个nFET连到地时，则放置一个p衬底接触
• 此外，FET采用两个单独的阱，一个n阱放 pFET及一个p阱放nFET可帮助阻止电流路径的 形成。 • 由于闩锁是由高电压引起的，因此在设计具有 较高感应“噪声”电平的电路时须特别小心。
5.2.9 版图编辑器
• 与一排排逻辑平行走线
的金属层1线可以用来按需 要布置信号线。
• 由于金属层2的线可以
横越过金属层1，可用垂直 线把逻辑单元连接到金属
层1上。
• 这种布图方法的主要缺点 是相对于紧密排布的版图，它 的逻辑密度相对较低。
• 另一个高密度的技术是使VDD和VSS电源线交替布置，使在上面和 下面的单元共享这些电源线。 • 倒置逻辑单元是指它的方位与它上面或下面一行的逻辑单元的方 位相颠倒。
CAD工具 • • • • • • 版图编辑器 电路模拟程序 版图与电路图对照（LVS） 设计规则检查（DRC） 布局布线程序 电气规则检查（ERC）
5.2 基本结构的版图 • 从定义芯片中各个区域的顺序开始，掩 膜工序为：从p型衬底开始→n阱→有源 区→多晶→p＋区→n＋区→有源区接触 →多晶接触→金属层1 →通孔→金属2 → 覆盖玻璃 • 本节研究如何运用基本的掩膜顺序来设 计芯片上的基本结构。对每个结构介绍 相关的设计规则。
用两次，因为两个FET都存 有源区边界改变的情形。
5.2.7 通孔和多层金属
5.2.8 防止闩锁现象
• 闩锁是可能发生在用体硅CMOS工艺生产的电路中的一种情况。
• 当一个芯片处在闩锁状态时，它会从电源吸取很大的电流，但对 输入激励却没有响应而不能正确工作。 这一路径具 有非常低的 电阻而能产 生很大的电 流。
Leff L 2Lo L L
• 由于生长场氧区引起有源区域减少，沟道宽度也会小 于设计值。这称为有源区的侵蚀。 • 有效沟宽： Weff W W • 分析电气特性时管子的宽长比总是有效值比，而非设 计尺寸的比（W/L）。
5.2.5 有源区接触
• 一个有源区接触是在氧化物上刻孔，使第一层金属能接触n＋或p＋ 有源区。 • 这些接触是由有源区接触掩膜及通常的覆盖所定义的。因为接触是 放在一个n＋或p+区域之内，因此它要服从有关周围距离的设计规 则。
• 一旦布置了电源和地线，就可以在它们之间放置FET。 • 可以有两种不同的方法确定管子的方向
• 左边的FET的源漏沿水平方向，FET沟宽Wp和Wn是由Dm1－m1和n 阱尺寸限制的 • 右边的沟宽Wp和Wn可按需要选择尺寸，然而单元的宽度会变大
• 以上的两种FET位置各自的优缺点表现在下图
• 左图为水平放置的管子，希望能使D1足够大，以便包含所需要的 最复杂的门。 • 如果采用垂直的管子，则D2的值可以比D1小 • 差别就在于单元的水平宽度，对于给定的电路，希望X2比X1大。
• n阱区在VDD线周围，因此可以在电源线的上部和下部构建pFET。 • nFET则放置在VSS两侧。 • 因为不需要保留布线空间，所以这种办法可以高密度的放置单元
• 这种布线主要缺点是在行之间的连接必须依靠金属层2或更高的金 属层。因为金属层1已指派用于电源线。
端口放置
• 一个单元的输入和输出端口必须放置在易于互连线布线的地方 • 在最初一层上，逻辑电路的输入是MOSFET栅端口，而输出是金 属互连线。 • 在布置单元端口时没有任何 预先规定的限制，而且在实际中也 可以采用内部端口。最重要的是保 证在复杂设计中，单元可以按要求 用导线连接在一起
• 理解闩锁的关键是注意体硅工艺在电源和地之间产生了4层的pn 结构。
当VDD到达一个转折电压VBO时，pn节反向阻断特性由于 内部电场而被破坏。于是就有如图所示的大电流，这表明芯片 已进入闩锁状态。
• 在物理设计层次上就可以设计阻止闩锁，即可以采取各种规则来 避免形成电流通路。
• 由于电流必须流过n阱和p衬底，可以在许多不同位置上放上VDD 和地连接，以使电流绕开这个“坏”路径。
• 电源和地线都显示在金属层1上，在这两条线之间的间距为：
Dm1m1 在VDD 和VSS之间的边到边的距离
• 节距为： Pm1m1 在VDD 和VSS线的中线之间的距离 • 这两者的关系是： Pm1m1 Dm1m1 wDD • 用于p管的n阱区放在VDD的附近，而在VSS附近的区域留给了p衬 底，因为n管连接到VSS。
FOX Active Surface
5.2.3 掺杂硅区
• nSelect掩膜定义了覆盖包含有源区的区域。 • 如果只包含nSelect和Active掩膜，可以把n＋区域表示成:
n (nSelect) ( Active)
• 形成p型有源区是由pSelect掩膜定义的离子注入实现的 • 当pSelect掩膜和Active掩膜区在nWell区内重叠时就形成了p＋区。
• 为每一个逻辑门在最底层设计物理版图 • 在设计层次上，我们并不关心内部细节，只有门的外部特性才重 要。
• 现考察一个单元：
f a b
• 这个新单元的总宽度为： 2 X NOT
X NAND 2
• 一旦定义了这个新单元，它就可以作为一个建筑块来用，而不需 把它分解成最初构建她的几个单元。 • 在物理层上如何构建基本的单元集合： 第一个研究内容是如何放置电源线VDD和VSS。
• 当芯片版图完成时，它通常以一种标准的格式送到工艺线。
• 最常用的文件格式也许就是GDS标准格式，它是早期以微型计算 机为基础的CAD系统的格式标准。
• 学术界的用户常常生成CIF格式的文件，这一格式是在20世纪70 年代开发的。
5.3 单元概念
• 物理设计中基本的建筑块称为“单元” • 作为基本单元的逻辑门
• 无论何时当有源区为nSelect包围时，就形成n＋； • 无论何时当有源区为pSelect包围时，就形成p＋； • 无论何时当多晶把一个n＋区域划分成两个分开的部分时就形成 nFET； • 无论何时当多晶把一个p＋区域划分成两个分开的部分时就形成 pFET； • 在导电层（n＋，p＋，多晶，金属等）之间不存在电流路径，除 非提供一个接触刻孔。 • 版图编辑器通过对每层定义不同的颜色和/或填充样式以便在看图 时加以区分。
dac,v dac,h dac
5.2.6 金属层1
• 下图表示第一层金属线及一个连至n＋区的有源区接触的横截面， 右图为这一结构的一种掩膜。 1线的最小宽度 • 图中有两条设计规则：wm1 金属层 sm1ac 金属层 1至有源区接触的最小间 距
• 每个接触的特征是它的电阻： Rc 接触电阻 • 这个电阻是由于金属连接造成的。为了限制总电阻，通常采用设 计规则允许的尽可能多的接触。
5.4 FET的尺寸确定和单位晶体管
• FET中的W/L尺寸连同工艺参数决定了管子的电气特性 • 下图中所示的沟长和沟宽尺寸，可以运用几个简单的公式，估计 某些与版图有关的管子的电特性。
CG CoxWL ID IS
Cox是每单位面积氧化层电容 ID≈IS一个合理的近似。但 沟道区本身具有电阻Rchan，它 阻止电流的流动。如果把沟道 模拟成一个简单的矩形块，那 么电阻就可近似为： L Rchan Rs ,c ( )，R s ,c 沟道区的薄层电阻 W 1 Rs ,c Cox (VG VT )
• 把单元一块一块拼在一起称为“铺瓦”，下图所示为四个瓦片构 成的一个简单的逻辑链。
• 图a具有较大的D值，图bD值较小，但相对图a比较长。这种情况 下，组合是短的，但相当短。
• 互连线布线对VDD－VSS间距而言也是一个重要的考虑。 • 解决这个问题的方法是把一排排的逻辑单元平行放置，且在这些 行之间留有空间用于布线。
• FET并不那么简单，因此计算漏至源的电阻也是比较复杂的。然 1 而Rchan总是反比于沟宽W： R
规定的间隔距离示考虑自对准FET工序，它保证即使多晶掩膜没有 准确的对准圆片上形成的有源区图案，FET也有合适的尺寸
• 多晶接触可以用来在金属层1和多晶栅之间形成电气连接 • 在右边版图的下部，金属和多晶没有连接，这为“穿越”
• 最后考察一对串联FET的例子： • 重要的设计规则：
s p p 多晶至 多晶间的最小间距
第五章 物理设计的基本要素
前面考察了制造的基本生产工序。本章中将 研究把一个逻辑电路转换成硅片的细节，即所谓 的物理设计。一些细节，如一个图案区域所允许 的最小尺寸规定这时变得非常关键。然而在VLSI 芯片物理设计中最重要的学习内容，就是如何使 用CAD工具以及描述硅掩膜的数据库结构。它们 提供生产一个芯片所需要的信息，并且提供层次 化设计大规数，将发现一个逻辑门的电气 特性取决于管子的宽长比。物理设计必须考虑这些方 面。 • 物理设计的过程是运用称为版图编辑器的计算机工具 来完成的。 • 为了解决复杂的问题，首先是设计简单的门，且把它 们的描述存放在一个库的子目录或文件夹中。这些预 先设计的门构成库单元。用库单元来构建逻辑块，即 通过复制基本单元来构建较大、较复杂的电路。这一 过程称为单元例举，而复制的单元称为例图。