以太网物理层芯片时钟同步PLL的设计方案
同步以太网 PTP PHY硬件方案设计
同步以太网 PTP PHY硬件方案设计摘要：本文主要探讨同步以太网（Sync-E）中的精确时间协议（PTP）及其物理层（PHY）硬件方案的设计。
我们详细介绍了PTP协议的结构和工作原理，并根据IEEE 1588v2标准设计了一种高性能的PTP PHY方案。
我们采用Xilinx的FPGA 技术实现硬件设计，并通过仿真和实验验证了该方案的正确性和实用性。
实验结果表明，我们的设计方案在PTP时钟同步和精度方面表现出色，可满足高性能通信设备的应用需求。
关键词：同步以太网，精确时间协议，物理层，硬件方案，PTP正文：同步以太网（Sync-E）是一种基于以太网的高带宽、低延迟的时钟同步和精度控制技术。
它通过在以太网中加入PTP 协议来实现时钟同步，从而满足高性能通信设备的应用需求。
PTP是一种应用于网络中的精确时间协议，它可以实现不同设备间的时钟同步。
PTP协议的原理是通过选主机来向网络中的从机发送时间戳，从机接收后根据时间戳同步本地时钟，从而实现同步。
PTP协议涉及到物理层（PHY）和数据链路层的实现。
物理层主要完成信号的传输和接收，而数据链路层则负责将时间戳信息封装到帧中进行传输。
在PTP PHY方案设计中，需要考虑以下几个方面：时钟误差补偿、时延补偿、帧精度、时钟同步精度等。
为了提高同步精度和网络性能，我们采用了IEEE 1588v2标准作为PTP协议的实现标准，并设计了一种高性能的PTP PHY硬件方案。
我们的设计方案主要基于Xilinx的FPGA技术实现，通过模块化设计将PTP协议的各个功能模块独立开发并作为子模块进行集成。
其中，时钟误差补偿模块主要用于校准本地时钟与传输时钟的时间误差，时延补偿模块主要用于校准数据包传输时延误差，帧精度模块主要负责实现PTP帧的封装和解析，时钟同步模块主要完成PTP时钟同步功能。
我们采用RTL编程和Verilog HDL语言进行方案设计，通过仿真和实验验证了该方案的正确性和实用性。
Intel Agilex 时钟和 PLL 用户指南说明书
Intel® Agilex™时钟和PLL用户指南针对Intel® Quartus® Prime设计套件的更新：20.3本翻译版本仅供参考，如果本翻译版本与其英文版本存在差异，则以英文版本为准。
某些翻译版本尚未更新对应到最新的英文版本，请参考英文版本以获取最新信息。
在线版本ID: 683761内容内容1. Intel® Agilex™时钟和PLL概述 (4)1.1. 时钟网络概述 (4)1.2. PLL概述 (4)2. Intel Agilex 时钟和PLL架构和功能特性 (5)2.1. 时钟网络架构和功能特性 (5)2.1.1. 时钟网络架构 (5)2.1.2. 时钟资源 (7)2.1.3. 时钟控制功能 (8)2.2. PLL架构和功能特性 (10)2.2.1. PLL功能特性 (10)2.2.2. PLL使用 (11)2.2.3. PLL位置 (12)2.2.4. PLL架构 (12)2.2.5. PLL控制信号 (13)2.2.6. PLL反馈模式 (14)2.2.7. 时钟乘法和除法 (18)2.2.8. 可编程相移 (19)2.2.9. 可编程占空比 (19)2.2.10. PLL级联 (19)2.2.11. PLL输入时钟切换 (20)2.2.12. PLL重配置和动态相移 (24)2.2.13. PLL校准 (24)3. Intel Agilex 时钟和PLL设计考量 (26)3.1. 指南：时钟切换 (26)3.2. 指南：时序收敛 (27)3.3. 指南：复位PLL (27)3.4. 指南：配置约束 (27)3.5. 指南：I/O PLL重配置 (27)3.6. 时钟约束 (28)3.7. IP核约束 (28)3.8. 指南：使用从LVDS SERDES Intel FPGA IP来的tx_outclk端口，实现f OUT_EXT≥ 300Mhz的5%占空比 (28)4. Clock Control Intel FPGA IP核 (29)4.1. Clock Control Intel FPGA IP的发布信息 (29)4.2. Clock Control IP核参数 (29)4.3. Clock Control IP核端口和信号 (30)5. IOPLL Intel FPGA IP核 (31)5.1. IOPLL Intel FPGA IP的发布信息 (31)5.2. .mif文件生成 (31)5.2.1. 生成一个新的.mif文件 (32)5.2.2. 对现有.mif文件添加配置 (32)5.3. IP-XACT文件生成 (32)内容5.3.1. 生成一个新的IP-XACT文件 (32)5.4. IOPLL IP核参数 (32)5.4.1. IOPLL IP核参数：PLL选项卡 (33)5.4.2. IOPLL IP核参数：Settings选项卡 (35)5.4.3. IOPLL IP核参数：Cascading选项卡 (36)5.4.4. IOPLL IP核参数 - Dynamic Reconfiguration选项卡 (36)5.4.5. IOPLL IP核参数 - Advanced Parameters选项卡 (37)5.5. IOPLL IP核端口和信号 (37)6. Intel FPGA IP核 (39)6.1. IOPLL Reconfig Intel FPGA IP的发布信息 (39)6.2. 实现IOPLL Reconfig IP核中的I/O PLL重配置 (40)6.2.1. IOPLL与IOPLL Reconfig IP核之间的连接 (40)6.2.2. 连接IOPLL和IOPLL Reconfig IP核 (40)6.3. IOPLL Reconfig IP核重配置模式 (41)6.3.1. .mif流重配置 (41)6.3.2. 高级模式重配置 (42)6.3.3. 时钟门控重新配置 (43)6.3.4. 动态相移重配置 (43)6.4. IOPLL Reconfig IP核中的Avalon Memory-Mapped Interface端口 (43)6.5. 地址总线核数据总线设置 (44)6.5.1. 高级模式重配置的地址总线和数据总线设置 (44)6.5.2. 针对时钟门控重配置的输出时钟和相应数据位设置 (50)6.5.3. 针对IOPLL Reconfig IP核动态相移的数据总线设置 (51)6.6. 设计实例 (51)6.6.1. 重配置选项：使用IOPLL Reconfig IP核的.mif流重配置 (52)6.6.2. 重配置选项：使用IOPLL Reconfig IP核的高级模式重配置和重新校准 (52)6.6.3. 重配置选项：使用IOPLL Reconfig IP核的时钟门控重配置 (53)7. Intel Agilex 时钟和PLL用户指南存档 (54)8. Intel Agilex 时钟和PLL用户指南文档修订历史 (55)1. Intel® Agilex™时钟和PLL概述1.1. 时钟网络概述Intel® Agilex™器件包含将信号分布到整个架构的专用资源。
PLL配置详细说明
PLL配置详细说明PLL的配置需求假定设计者已经新建了一个工程，然后需要配置一个PLL。
该PLL的输入时钟为FPGA 外部的25MHz晶振，希望得到一个50MHz（输入时钟的2倍频）的系统时钟供FPGA内部使用。
该PLL的输入输出接口如表1所示。
表1 PLL的接口定义信号名 方向 功能描述inclk0 input PLL输入时钟areset input PLL复位信号，高电平有效c0 output PLL输出时钟locked output 该信号用于指示PLL处理后的时钟已经稳定输出，高有效PLL的配置步骤①如图1所示，在Quartus II的菜单栏选择“Tools—>MegaWizard Plug-In Manager…”。
图1 选择MegaWizard② 如图2所示，使用默认选项“Create a new custom megafunction variation”,点击“Next>”。
图2 新建megagunction③ 如图3所示，进行以下配置：z在“Select a megafunction from the list below”窗口内打开“I/O”下拉框，选择“ALTPLL”。
z在“Which type of output file do you wangt to create?”下选择“Verilog HDL”，这是配置的PLL内核使用的语言，一般选择此项。
z在“What name do you want for the output file?”里默认会出现当前设计的工程路径，需要设计者在最后面手动输入例化的PLL的名字，这里输入了“PLL_ctrl”。
完成以上配置，点击“Next>”。
图3 新建PLL④ 如图4所示，进行以下配置：z在“General”一栏内的“Which device speed grade will you be using?”选则该工程所使用器件的速度等级。
基于PLL的时钟恢复设计方案
不管是放到测试设置中，还是作为被测设备的一部分，时钟恢复都在进行准确的测试测量时发挥着重要作用。
由于大多数千兆位通信系统都是同步系统，因此系统内部的数据都使用公共时钟定时。
不管是沿着几英寸的电路板传送，还是经过光纤横跨大陆，数据与其定时输入的时钟之间的关系都可能会被打乱。
通过直接从数据中提取时钟，可以在接收机正确实现信号再生。
必须指出的是，接收机通常会改善输入的数据信号，然后再继续传送。
接收机中的判定电路对数据再定时，使波形变方。
这一过程依赖于与输入数据同步的时钟信号。
接收机内部的时钟恢复功能实现了这一目标，前提是再定时时钟要以相同的方式、相同的时间移动。
基于PLL的时钟恢复可以通过不同架构实现时钟恢复，测量设备中最常用的是基于锁相环(PLL)的方法。
根据在数据中看到的跳变，使用恢复电路导出与输入数据同步的时钟，这取决于看到数据中的跳变。
对拥有多串完全相同位的数据段，PLL必须保持锁定。
环路增益对环路带宽的影响最明显，环路滤波器内部的任何滤波一般都会产生次生效应。
应该指出的是，输入数据的跳变密度会影响进入环路的能量，进而影响环路的特性。
因此，一致性测试中的环路带宽会视选择的码型的跳变密度而变化。
系统转函在输入信号的相位调制上执行低通滤波操作，错误响应转函则执行高通滤波功能。
在未能追踪带宽以外的相位调制时，环路会追踪环路带宽以内的输入相位调制。
这样，环路就可以追踪低频抖动，而忽略PLL环路带宽以外的高频抖动。
衡量PLL抖动追踪特性的指标之一是环路带宽(LBW)，通常在“抖动输入/抖动输出”转函为-3dB的点上测得。
但这并不是确定环路的唯一方式。
宽LBW改善了抖动容限，窄LWB则会从被恢复的时钟中去掉更多的抖动，这有利于下游的同步器，但会降低抖动容限。
尽管宽LBW似乎是理想选择，但通常还要考虑成本和技术。
宽LBW还会带来更多的噪声或随机抖动。
目前测量中使用的LBW一般在1～10MHz的范围内。
时钟恢复的输入和输出必须指出测量中是怎样使用时钟恢复的，哪些地方会发生错误。
PLL时钟
什么是PLL2007-01-18 16:53 1580人阅读评论(0) 收藏举报PLL 是Phase-Locked Loop（锁相环）的缩写。
什么是锁相环？锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。
或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。
由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。
而一般情形下，这种锁相环的三个组成部分和相应的运作机理是：1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度；2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能；3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。
从上可以看出，大致有如下框图：┌─────┐┌─────┐┌───────┐→─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→└──┬──┘└─────┘└───────┘│↑↓└──────────────────────────┘可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop）锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波也可以用于恢复基带信号时钟。
PLL时钟是什么为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。
PLL用于振荡器中的反馈技术。
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。
PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
2.6.3 PLL 和时钟网络[共5页]
![2.6.3 PLL 和时钟网络[共5页]](https://img.taocdn.com/s3/m/0ceebde483c4bb4cf6ecd11d.png)
高速串行收发器1072.单击Synthesis 选项，选择verilog 或VHDL 。
3.选择合适的仿真设置。
4.选取PHY IP 生成的路径。
5. 单击Generate 按钮。
七、 复位控制器有两种方法复位Arria10 Transceiver 。
一种是使用Transceiver 复位控制器IP ，另一种就是用户参考Arria10 Transceiver 复位流程自己设计复位控制序列。
关于复位控制器我们会在2.6.4小节详细讲解。
八、 设计重配逻辑动态重配可以实时修改Transceiver 和PLL 的参数设置。
为了实现动态重配，我们需要生成一个Avalon Master 通过Avalon-MM 接口访问重配寄存器。
Avalon-MM master 会打开PCS 动态切换、PLL 和通道重配，这样就可以实时调整PMA 模拟参数像V od 、预加重等。
九、 连接PHY IP 到PLL IP 和复位控制器连接PHY IP 、PLL IP 和复位控制器，所有IP 的端口I/O 都可以在生成的实例中找到。
十、 连接数据路径连接PHY IP 到MAC IP 或用户需要的其他模块。
十一、 模拟参数设置在QII 的Assignment Editor 里面给相应的Transceiver 管脚设置好各种模拟参数或通过QSF （Quartus Setting File ）文件来更新模拟参数，同时分配好Transceiver 参考时钟管脚。
十二、 编译添加各IP 生成的.qip 文件到工程下。
注意不要同时添加.qsys 和.qip 文件到工程下，否则QII 编译会提示错误。
十三、 验证根据生成的仿真文件，对IP 的功能实行仿真验证。
2.6.3 PLL 和时钟网络本节我们会详细讲解Transceiver 的PLL ，内部时钟网络和时钟配置等。
如图2-65所示，每三个Transceiver 通道包含一个ATX （Advanced Transmit ）PLL 、一个fPLL （fractional ）和一个CGB （Clock Generation Block ）模块。
高性能PLL时钟发生器课件
低相位噪声的PLL时钟发生器能够提供更稳 定的输出信号，减少信号失真和误差。
影响因素
优化方法
相位噪声性能受到环路带宽、参考信号频 率和分频比等因素的影响。
通过优化环路带宽、选择合适的参考信号 和调整分频比，可以降低PLL时钟发生器的 相位噪声。
抖动性能
01
02
03
04
抖动
PLL时钟发生器的输出信 号的时间短暂的随机变化 ，通常以时间单位表示。
高速数字电路中的应用
数据传输
在高速数字电路中，PLL时钟发生器用于数据传输的同步，确保数据传输的稳定 性和可靠性。
高速采样
高性能的PLL时钟发生器能够提供高精度、高稳定性的采样时钟，用于高速数字 信号的采样和处理。
PART 06
高性能PLL时钟发生器的 未来发展趋势与挑战
技术创新与突破
数字辅助PLL设计
新工艺
研究和发展新型制程技术，如纳米级 制程，以减小PLL的体积、降低功耗 和提高集成度。
系统集成与优化
01
02
03
模块化设计
将PLL模块化设计，使其 与其他数字和模拟电路模 块易于集成，提高整个系 统的性能和可靠性。
协同优化
对PLL与其他电路模块进 行协同优化，以降低电磁 干扰、减小功耗和提高整 体稳定性。
利用数字信号处理和算法技术，优化PLL的 性能参数，提高其稳定性和适应性。
智能化PLL控制
通过引入人工智能和机器学习技术，实现PLL的智 能调节和控制，提高其自适应能力和容错性。
混合式PLL架构
结合模拟和数字技术，开发混合式PLL架构 ，以获得更高的性能和更低的功耗。
新材料与新工艺的应用
新材料
探索和采用新型材料，如新型化合物 半导体，以提高PLL的频率范围、噪 声性能和温度稳定性。
PLL电路设计与制作
第四章 PLL电路的设计与制作在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。
在上章中所介绍的LC振荡电路的频率变化为改变电感值或电容值，为了达到振荡频率的稳定，除了电路的构成要注意以外，且必须选择最适当的零件。
但是，无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。
但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。
如果采用PLL(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。
此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
4-1PLL电路的基本构成PLL电路的概要图1所示的为PLL电路的基本方块图。
此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此较器。
相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。
如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。
(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。
)利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。
PLL的构成PLL可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。
由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。
只要是基准频率的整数倍，便可以得到各种频率的输出。
从图1的PLL基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。
在此，假设基准振荡器的频率为fr，VCO的频率为fo。
在此一电路中，假设fr>fo时，也即是VC0的振荡频率fo比fr低时。
此时的相位比较器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。
相反地，如果fr<fo时，会产生负脉波信号。
锁相环路(PLL)电路设计实例
软件实现PLL的代码示例
01
```systemverilog
02
// 定义PLL模块
03
module pll(input wire clk_in, output reg clk_out);
软件实现PLL的代码示例
01
parameter FREF = 100e3; // 参考频率
02
parameter N = 10; // 分频比
相位保持一致。
电荷泵型PLL的电路实现
电荷泵由两个开关和两个电容 组成，一个开关用于充电，另
一个用于放电。
当输入信号与VCO输出信号 的相位存在误差时，电荷泵 的开关会根据误差信号的极 性进行切换，从而在电容上
积累或释放电荷。
电容上的电荷量会转换为电压 信号，该电压信号通过低通滤 波器平滑后，用于调整VCO的
频率。
电荷泵型PLL的性能分析
01
电荷泵型PLL具有较高的带宽和较快的响应速度，因此适用于高 速数据传输和无线通信等应用。
02
由于电荷泵型PLL采用电荷传输方式，因此对电源噪声和电磁干
扰较为敏感，需要采取相应的措施进行抑制。
电荷泵型PLL的另一个优点是易于集成，因此适合于大规模生产
03
和应用。
04
软件实现PLL的代码示例
assign clk_out = div_by_n;
always @(posedge clk_in) begin phase_error <= #1 ($posedge clk_in ? 32'hFFFFFFFF : phase_error 1);
软件实现PLL的代码示例
PLL电路设计实例：模拟型 PLL
PLL时钟解决方案实现精确系统同步
九 款 产 品 ，均 具 有 业 界 一 流 的 长 期 时 域 抖 动 性
能 和 １ ０ ＭＨｚ 率 优 异 的 一６ ＢｃＨｚ 件 域 噪 频 １ ３ｄ ／ 元 声 ，可 弥 补 在 整 合 １ 至 ２ Ｈｚ 率 时 的０４ ２ Ｈｚ ０Ｍ 频 ． 皮 秒 （ ｓ均 方 根 （ ｐ） ＲＭ Ｓ 相 位 抖 动 ，使 整 个 系 统 ） 时 钟树具 有更大 的时序 裕量 。这些 元件 创造 了 亚 皮 秒 抖 动 质 量 的 时 钟 ，可 以 实 现 １ ０ ＭＨｚ Ｏ 、
能 方面 领 先 业 界 。
安 森 美 半 导 体 的 时 间 抖 动 比 竞 频 率技术产 品 。这 些产 品可 以在 系统 中提 供犹
争 对 手 ｄ ５ ％ ，令 系统 设 计 更 简 易 ， ，０
如 心 脏 有 规 律 的 跳 动 的 准 确 频 率 ， 在 实 现 更 高
并 消 除 时 间 误 差 。 此 外 ， 安 森 美 半 性 能 的 同 时 ，简 化 系 统 的 复 杂 程 度 ，实 现 精 确 导体在 全球 时钟支持 （ Ｃ Ｅ Ｌ）市场排 的 系统 同步 。”
名 第一 。
安 森 美 半 导 体 的 时 钟 树 解 决 方 案 包 括 时 钟
基础 电子 ｌ ０ ８ １ ２ ０ ．２
Ｉ 产业聚焦 Ｉ ｄ ｓ ｙＷａ ｃ ｕｔ ｔｈ Ｉ ｎ ｒ
产 生 和 时 钟 支 持 及 分 配 两 大 部 分 。 前 者 包 括 高 性 能 时 钟 、时 钟 模 块 、 灵 活 的 Ｃ ０Ｓ 编 程 时 Ｍ 可 钟 ；后 者 包 括 时 钟 分 配 、 分 立 式Ｐ Ｌ 件 、时 钟 Ｌ器 支 持 逻 辑 。 其 中 ，时 钟 产 生 部 分 中 基 于 Ｐ Ｌ Ｌ 的
嵌入式系统以太网接口电路设计毕业设计
1 引言研究背景及意义随着微电子技术和运算机技术的进展，嵌入式技术取得广漠的进展空间，专门是进入20世纪90年代以来，嵌入式技术的进展和普及更为引人注目，已经成为现代工业控制、通信类和消费类产品进展的方向，在通信领域，众多网络设备如VOIP，WirelessLAN，ADSL等都包括有大量嵌入式技术的成份，广播电视在向数字化的趋势进展，DVB，DAB技术也逐渐在全面推行起来，个人消费类产品，如PDA、数码相机、MP3播放器等产品都离不开嵌入式技术的支持，嵌入式技术在ATM、可视电话、汽车的ABS等产品中也都有大量的应用，另外，军事领域当中也处处可见嵌入式技术的身影，如单兵信息终端，便携式保密机，战场指挥系统等，能够说，嵌入式系统已经渗透到人们日常生活以至国家安全防御体系当中[1]。
嵌入式技术进展的核心是嵌入式微控制芯片技术的进展，现今微控制芯片功能变得愈来愈强，种类更为繁多，如MIPS，PowerPC，X86，ARM，PIC等，但这些嵌入式处置器受到价钱和兼容性等因素要求的限制，应用状况有所不同，MIPS和PowerPC处置器市场定位较高，对于本钱敏感的应用并非适合，而x86系列处置器要与806八、28六、386等维持兼容性，利用相同的指令集，从而限制了CPU系统性能的提高，现今嵌入式领域中利用最为普遍的是基于ARM体系结构的嵌入式处置器，其占据了80％以上的32位嵌入式处置器市场份额，从进展之初至今，ARM公司已经推出ARM7，ARM9，ARM9E，ARM10，SecurCore和Intel的StrongARM和Xscale等一系列的产品。
这些不同版本的处置器内核，虽一脉相承，但应用背景不同，例如，ARM7系列处置器针对功耗和陈本要求比较苛刻的应用而设计的；而ARM9系列处置器主要应用于下一代的无线设备；SecurCore则是专为安全设备而定制的[2]。
技术的进展要与实际应用相结合，才能表现出技术进步的价值，嵌入式系统的进展正如日中天，基于ARM核嵌入式微处置器的以太网的嵌入式控制实现也正在国内外如火如荼的展开，以太网在实时操作、靠得住传输、标准统一等方面的卓越性能及其便于安装、保护简单、不受通信距离限制等长处，已经被国内外很多监控、控制领域的研究人员普遍关注，并在实际应用中。
Silabs Si5391宽带PLL和高性能时钟发生器解决方案
Silabs Si5391宽带PLL和高性能时钟发生器解决方案时间：2019-10-17 11:34:24 来源：中电网Silabs公司的Si5391是采用新一代MultiSynth技术的宽带PLL,能提供业界最多种类和高性能的时钟发生器.PLL锁住XA/XB间的外接晶振或连接到XA/XB或IN0,1,2的外接时钟.分数或整数的倍频器选择输入时钟或晶振频率高达很高的频率,由MultiSynth输出级进行分频到输出端100 Hz 到1 GHz间的任一频率.MultiSynth级能由分数或整数值进行分频,高分辨率MultiSynth分频器能使真正的任一输入频率到输出端的任一频率.输出分频器提供灵活的输出格式,可以在每个输出端进行独立配置.该时钟发生器完全通过串行接口(I2C/SPI)和电路中可编程非易失存储器进行配置.Si5391具有超低抖动性能,精密校准是为69fs RMS,整数模式为75fs RMS,分数模式为115fs RMS,输入频率为外接晶振(25MHz-54MHz),差分时钟为10 - 750 MHz, LVCMOS时钟为10 到250 MHz;输出频率范围,差分为100 Hz - 1028 MHz, LVCMOS为100 Hz - 250 MHz,高度可配置输出和LVDS, LVPECL, LVCMOS, CML以及HCSL兼容,并可编程信号幅度.主要用在100G/200G/400G应用上.本文介绍了Si5391主要特性和详细特性,功能框图,SerDes应用框图以及评估板Si5391A-A-EVB主要特性,框图和连接图,电路图,材料清单和PCB设计图.The Si5391 combines a wide band PLL with next generation MultiSynth technology to offer the industry’s most versatile and high performanceclock generator. The PLL locks to either an external crystal between XA/XB or to an external clock connected to XA/XB or IN0, 1, 2. A fractional or integer multiplier takes the selected input clock or cystal frequency up to a very high frequency that is thendivided by the MultiSynth output stage to any frequency in the range of 100 Hz to 1 GHz on each output. The MultiSynth stage candivide by both integer and fractional values. The high-resolution fractional MultiSynthdividers enable true any-frequency input to anyfrequencyon any of the outputs. The output drivers offer flexible output formats which are independently configurable on each of theoutputs. This clock generator is fully configurable via its serial interface (I2C/SPI) and includes in-circuit programmablenon-volatilememory.The any-frequency, any-output Si5391 clock generators combine a wide-band PLL with proprietaryMultiSynth™ fractional synthes izer technology to offer a versatile and high performance clock generator platform. This highly flexible architecture is capable of synthesizing a wide range of integer and non-integer related frequencies up to 1 GHz on 12 differential clock outputs while delivering sub-100 fs rms phase jitter performance optimized for 100G/200G/400G applications. Each of the clock outputs can be assigned its own format and output voltage enabling the Si5391 to replace multiple clockICs and oscillators with a single device making it a true "clock tree on a chip."The Si5391 can be quickly and easily configured using ClockBuilderPro software. Custom part numbers are automatically assigned using ClockBuilder Pro™ for fast, free,and easy factory pre-programming or the Si5391 can be programmed via I2C and SPIserial interfaces.Si5391主要特性:• Generates any combination of outputfrequencies from any input frequency• Ultra-low jitter performance• 69fs RMS (Precision Calibration)• 75fs RMS (integer mode)• 115fs RMS (fractional mode)• Input frequency range:• External crystal: 25 to 54 MHz• Differential clock: 10 to 750 MHz• LVCMOS clock: 10 to 250 MHz• Output frequency range:• Differential: 100 Hz to 1028 MHz• LVCMOS: 100 Hz to 250 MHz• Highly configurable outputs compati ble withLVDS, LVPECL, LVCMOS, CML, and HCSL with programmable signal amplitude• Si5391: 4 input, 12 output, 64-QFN 9x9mmSi5391应用:• 100/200/400G switches• 56G/112G PAM4 SerDes reference clocks• Clock tree generation replacing XOs, buffers, signal for mat translators• Clocking for FPGAs, processors, memory• Ethernet switches/routers• OTN framers/mappers/processorsSi5391详细特性如下:• Generates any combination of output frequencies from any inputfrequency• Ultra-low phase jitter performance• 69fs RMS (Precision Calibration)• 75fs RMS (integer mode)• 115fs RMS (fractional mode)• Input frequency range:• External crystal: 25 to 54 MHz• Differential clock: 10 to 750 MHz• LVCMOS clock: 10 to 250 MHz• Output frequency range:• Differential: 100 Hz to 1028 MHz• LVCMOS: 100 Hz to 250 MHz• Highly configurable outputs compatible with LVDS, LVPECL,LVCMOS, CML, and HCSL with programmable signal amplitude• Optional zero delay mode• Glitchless on the fly output frequency changes• DCO mode: as low as 0.001 ppb steps• Core voltage• VDD: 1.8 V ±5%• VDDA: 3.3 V ±5%• Independent output clock supply pins• 3.3 V, 2.5 V, or 1.8 V• Serial interface: I2C or SPI• In-circuit programmable with non-volatile OTP memory• ClockBuilder Pro software simp lifi es device configuration• 64-QFN 9x9mm• Temperature range: –40 to +85 ℃• Pb-free, RoHS-6 compliant图1.Si5391框图图2.Si5391P 56G SerDes应用框图评估板Si5391A-A-EVBThe Si5391A-A-EVB is used for evaluating the Si5391A Any-Frequency, Any-Output, Jitter-Attenuating Clock Multiplier revision D. The device revision is distinguished by a white 1 inch x 0.187 inch label with the text “SI5391-A-EB” installed in the lower left hand corner of the board. (For ordering purposes only, the terms “EB” and “EVB” refer to the board and the kit respectively.评估板Si5391A-A-EVB主要特性:• Powered from USB port or external powersupply.• Onboard 48 MHz XTAL allows free-runmode of operation on the Si5391A or up to3 input clocks for synchronous clocking.• Feedback clock input for optional zerodelay mode.• ClockBuilder® (CBPro) GUI programmableVDD supply allows device to operate from 3.3, 2.5, or 1.8 V.• CBPro GUI programmable VDDO suppliesall ow each of the 10 outputs to have its own power supply voltage selectable from3.3, 2.5, or 1.8 V.• CBPro GUI-controlled voltage, current, andpower measurements of VDD and allVDDO supplies.• Status LEDs for power supplies andcontrol/status signals of Si5391A.• SMA connectors for input and outputclocks.图3.评估板Si5391A-A-EVB外形图图4.评估板Si5391A-A-EVB功能框图图5.评估板Si5391A-A-EVB连接图图6.评估板Si5391A-A-EVB电路图(1)图7.评估板Si5391A-A-EVB电路图(2)图8.评估板Si5391A-A-EVB电路图(3)图9.评估板Si5391A-A-EVB电路图(4)图10.评估板Si5391A-A-EVB电路图(5)图11.评估板Si5391A-A-EVB电路图(6)图12.评估板Si5391A-A-EVB电路图(7)图13.评估板Si5391A-A-EVB电路图(8)图14.评估板Si5391A-A-EVB电路图(9)图15.评估板Si5391A-A-EVB电路图(10)图16.评估板Si5391A-A-EVB电路图(11)图17.评估板Si5391A-A-EVB电路图(12)图18.评估板Si5391A-A-EVB电路图(13)图19.评估板Si5391A-A-EVB电路图(14)图20.评估板Si5391A-A-EVB电路图(15)图21.评估板Si5391A-A-EVB电路图(16)图22.评估板Si5391A-A-EVB电路图(17)图23.评估板Si5391A-A-EVB电路图(18)图24.评估板Si5391A-A-EVB电路图(19)图25.评估板Si5391A-A-EVB电路图(20)图26.评估板Si5391A-A-EVB电路图(21)图27.评估板Si5391A-A-EVB电路图(22)图28.评估板Si5391A-A-EVB电路图(23)图29.评估板Si5391A-A-EVB电路图(24)图30.评估板Si5391A-A-EVB电路图(25)图31.评估板Si5391A-A-EVB电路图(26)图32.评估板Si5391A-A-EVB电路图(27)图33.评估板Si5391A-A-EVB电路图(28)图34.评估板Si5391A-A-EVB电路图(29)图35.评估板Si5391A-A-EVB电路图(30)图36.评估板Si5391A-A-EVB电路图(31)图37.评估板Si5391A-A-EVB电路图(32)图38.评估板Si5391A-A-EVB电路图(33)图39.评估板Si5391A-A-EVB电路图(34)图40.评估板Si5391A-A-EVB电路图(35)图41.评估板Si5391A-A-EVB电路图(36)图42.评估板Si5391A-A-EVB电路图(37)图43.评估板Si5391A-A-EVB电路图(38)图44.评估板Si5391A-A-EVB电路图(39)图45.评估板Si5391A-A-EVB电路图(40)图46.评估板Si5391A-A-EVB电路图(41)图47.评估板Si5391A-A-EVB电路图(42)图48.评估板Si5391A-A-EVB电路图(43) 评估板Si5391A-A-EVB材料清单:图49.评估板Si5391A-A-EVB PCB设计(1)图50.评估板Si5391A-A-EVB PCB设计(2)图51.评估板Si5391A-A-EVB PCB设计(3)图52.评估板Si5391A-A-EVB PCB设计(4)图53.评估板Si5391A-A-EVB PCB设计(5)图54.评估板Si5391A-A-EVB PCB设计(6)图55.评估板Si5391A-A-EVB PCB设计(7)图56.评估板Si5391A-A-EVB PCB设计(8)图57.评估板Si5391A-A-EVB PCB设计(9)图58.评估板Si5391A-A-EVB PCB设计(10)图59.评估板Si5391A-A-EVB PCB设计(11)图60.评估板Si5391A-A-EVB PCB设计(12)图61.评估板Si5391A-A-EVB PCB设计(13)图62.评估板Si5391A-A-EVB PCB设计(14)图63.评估板Si5391A-A-EVB PCB设计(15)图64.评估板Si5391A-A-EVB PCB设计(16)图65.评估板Si5391A-A-EVB PCB设计(17)图66.评估板Si5391A-A-EVB PCB设计(18)图67.评估板Si5391A-A-EVB PCB设计(19)。
PLL配置
PLL配置PLL配置PLL configuration时钟信号控制器提供了高度的灵活性，在外部晶体或振荡器运行在最高频率的核和外设的选择应用上，并保证为特定的外设提供适当的频率，如以太网，USB OTG FS和HS，I2S和SDIO。
几个预分频器用于配置在AHB频率，高速APB（APB2）和低速APB（APB1）域。
AHB域的最大频率为120 MHz，高速APB2域所允许的最大频率为60兆赫。
低速APB1域所允许的最大频率为30兆赫所有外设时钟来源于系统时钟（SYSCLK），除了：●USB OTG FS时钟（48兆赫），随机模拟生成器（RNG）时钟（≤48兆赫）和SDIO时钟（≤48兆赫），它们来自锁相环的一个特定的输出（PLL48CLK）。
●I2S 时钟●USB OTG HS（60兆赫）的时钟，它从外部PHY提供●以太网MAC时钟AHB时钟8分频后提供给核系统定时器(SysTick)，核系统定时器可以以此时钟工作，也可以以Cortex时钟(HCLK) 工作，在SysTick控制和状态寄存器中配置。
定时器的时钟频率由硬件自动设置。
有两种情况：●如果APB预分频器为1，定时器的时钟频率被设置为与之相连的APB相同的频率。
●否则，APB预分频器不为1，定时器的时钟频率就为两倍（×2）的APB的频率。
在STM32F2xx器件有两个PLL：●主锁相环（PLL）时钟由HSE或HSI振荡器提供，具有两个不同的输出时钟：第一输出用于产生高速系统时钟（高达120MHz）第二输出，用于产生时钟的USB OTG FS（48兆赫），随机模拟发生器（≤48兆赫）和SDIO（≤48兆赫）。
●专用PLL（PLLI2S）用于产生一个精确的时钟来实现I2S接口的高品质音频性能因为主PLL配置参数一旦使能就不能改变，建议使能之前配置PLL 参数(选择HSI或HSE振荡器作为PLL 时钟源之前配置的PLL和分频的结构因素M，N，P和Q)。
矿产
矿产资源开发利用方案编写内容要求及审查大纲
矿产资源开发利用方案编写内容要求及《矿产资源开发利用方案》审查大纲一、概述
㈠矿区位置、隶属关系和企业性质。
如为改扩建矿山, 应说明矿山现状、
特点及存在的主要问题。
㈡编制依据
(1简述项目前期工作进展情况及与有关方面对项目的意向性协议情况。
(2 列出开发利用方案编制所依据的主要基础性资料的名称。
如经储量管理部门认定的矿区地质勘探报告、选矿试验报告、加工利用试验报告、工程地质初评资料、矿区水文资料和供水资料等。
对改、扩建矿山应有生产实际资料, 如矿山总平面现状图、矿床开拓系统图、采场现状图和主要采选设备清单等。
二、矿产品需求现状和预测
㈠该矿产在国内需求情况和市场供应情况
1、矿产品现状及加工利用趋向。
2、国内近、远期的需求量及主要销向预测。
㈡产品价格分析
1、国内矿产品价格现状。
2、矿产品价格稳定性及变化趋势。
三、矿产资源概况
㈠矿区总体概况
1、矿区总体规划情况。
2、矿区矿产资源概况。
3、该设计与矿区总体开发的关系。
㈡该设计项目的资源概况
1、矿床地质及构造特征。
2、矿床开采技术条件及水文地质条件。
矿产
矿产资源开发利用方案编写内容要求及审查大纲
矿产资源开发利用方案编写内容要求及《矿产资源开发利用方案》审查大纲一、概述
㈠矿区位置、隶属关系和企业性质。
如为改扩建矿山, 应说明矿山现状、
特点及存在的主要问题。
㈡编制依据
(1简述项目前期工作进展情况及与有关方面对项目的意向性协议情况。
(2 列出开发利用方案编制所依据的主要基础性资料的名称。
如经储量管理部门认定的矿区地质勘探报告、选矿试验报告、加工利用试验报告、工程地质初评资料、矿区水文资料和供水资料等。
对改、扩建矿山应有生产实际资料, 如矿山总平面现状图、矿床开拓系统图、采场现状图和主要采选设备清单等。
二、矿产品需求现状和预测
㈠该矿产在国内需求情况和市场供应情况
1、矿产品现状及加工利用趋向。
2、国内近、远期的需求量及主要销向预测。
㈡产品价格分析
1、国内矿产品价格现状。
2、矿产品价格稳定性及变化趋势。
三、矿产资源概况
㈠矿区总体概况
1、矿区总体规划情况。
2、矿区矿产资源概况。
3、该设计与矿区总体开发的关系。
㈡该设计项目的资源概况
1、矿床地质及构造特征。
2、矿床开采技术条件及水文地质条件。
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以太网物理层芯片时钟同步PLL的设计方案
在以太网中，物理层芯片（Physical Layer Interface Devices，PHY）是将各网元连接到物理介质上的关键部件。
负责完成互连参考模型（OSI）第I层中的功能，即为链路层实体之间进行位传输提供物理连接所需的机械、电气、光电转换和规程手段。
其功能包括建立、维护和拆除物理电路，实现物理层比特（bit）流的透明传输等。
物理层包括4个功能层和两个上层接口。
两个上层接口为物理介质无关层接口（MII）和物理介质相关层接口（MDI），在MII的上层是逻辑数据链路层（DLL），而MDI的下层则直接与传输介质相连。
而这些子层的正常工作都离不开一个稳定精确的时钟同步信号。
PLL在物理层芯片的时钟同步应用中，要求其输出时钟带宽覆盖范围广，电压控制频率线性度好，频谱纯度高。
在PLL设计过程中，VCO是最为关键的设计环节，其性能将直接决定PLL的设计工作质量。
近年来，VCO相位噪声得到越来越深入的研究，各种低噪声VCO结构不断涌现，文献中提到的交叉耦合电流饥饿型VCO便是其中一种。
电流饥饿是指电路单元的电流受到电流源的钳制而不能达到其应有的最大值。
本文在其基础上采用了一种有效控制电压变换电路，保证原有电路优点的同时扩展了线性度，提高抗噪声能力，有效降低了相位噪声。
1 VCO延迟单元工作原理
图1所示为电流饥饿型VCO中的单级结构。
PNP管M1和NPN管M2是延迟单元的组成部分，Ictrl是用于控制电容的放电电流Id1和充电
电流Id2，他们是构成环形振荡器的每一级。
Ictrl控制着流过M1管和M2管的电流，所以由M1管和M2管构成的延迟单元处于电流饥饿状态。
每一级迟单元处于电流饥饿状态。
每一级的电流都由同一个电流源所镜像，所以Id1=Id2同时电流大小由输入控制电流Ictrl控制。
反相延迟主要是2个原因：一个是RC的充电时间；另一个是反相器的预置电压。
而这2个延迟时间的产生都是可以通过调整宽长比来实现。
环形反相的次数必须是奇数，这样电路才不会锁定导致振荡失败。
而差动结构的振荡器级电路数可以是偶数，只要将其中的一级接成不反相的。
这种灵活性是差动电路优于单端电路的一个优点。
2 电流饥饿型VCO
如图2所示VCO由11级单端反相延时单元组成的差分电流饥饿型环型振荡器结构，11级差分反相延迟单元，交叉耦合输出结构转为单端输出，其振荡电压可达到全摆幅。
交叉耦合、栅极接地的P管，在两个环之间加入一个反相器，使它们的输出信号相位差为180°。
为了在上电的时候能立即使两个振荡器同步并保持180°的输出相差，这两
个门的尺寸必须设得比较大以便有足够大的驱动能力。
这种结构能够有效地抑制环境噪声包括电源和衬底噪声的影响，因此具有良好的抗噪能力。
在设计环型振荡器时，应充分考虑每级输入输出点的电容负载，保证每一级的延时都相同，这样每个输入输出点的振荡频率才能相同。
此外，由于沟道长度L决定了最大工作频率，因此在满足最大工作频率指标的条件下应尽可能增加沟道长度以减少电路对工艺参数的敏感程度，即使在最坏情况下仍能保证电路正常工作。
第一级反相器的控制电流来自于PLL中RC滤波器的输出电压转换过来的。
在设计反相器的宽长比时要保证有足够大的控制电流调节范围，同时也要使沟道长度足够长以消除短沟道效应。
反相器MOS管的衬底与滤波器电容接同一个参考地电位，这样可以保证PMOS管和NMOS管不受接地噪声的影响。
在与控制支路平行的电流通路中，NMOS管是长沟道管，它为VCO 提供小的偏置电流，保证了当控制管工作在亚阈值状态时振荡器仍能振荡。
反相器电容管连接在虚地线与VDD之间，其作用等效一个电容，它能有效地限制虚地线的电压波动，从而增强VCO的抗噪声能力。
如
果需要较大的电容值，可以通过多管并联的方法得到。
但是该电路需要设计一个良好的电压／电流转换电路，即控制电压变换电路。
3 控制电压交换电路
控制电压变换电路如图3所示，该电路的工作原理是在保持振荡器控制电流范围不变的情况下对RC滤波器的输出电压，即变换电路的输入电压进行成比例缩放。
这样使得振荡控制支路在临界饱和工作状态下能够提供更大的控制电流，从而改善高频区域的线性度，增大VCO 的线性覆盖频率范围。
在图3中，控制管M1是做阻抗变换，M2，M3用于电压的放大，第一级反相放大管采用PMOS管的形式放大很小的电压，M3管是第二级反相放大NMOS管。
这样可以保证输出电压跟输入电压是具有同相功能。
该控制电压变换电路的偏置电路采用共源共栅结构，完全适用于低压电路。
该结构不仅增强变换电压对电源，工艺，温度依赖性，输出电流噪声的干扰能力，同时抑制了电源噪声对VCO输入电压的影响。
M1，M13，M18管组成了低压共源共栅结构，这时M1管的栅电压为（Vth+2Vds），该电压由M18和M22管组成的偏置支路提供。
通过隔离控制管和振荡器控制电流，可以进一步抑制振荡器产生的电压振荡对控制管的影响，降低了控制电流的波动，从而减小了VCO 输出的频率抖动，大大降低了VCO输出的相位噪声，有效地提高了VCO 输出的频谱纯度。
4 仿真结果
该电路的电源电压为2．5 V，使用Spectre仿真工具，VCO电路得到的输出频率与控制电压特性曲线和相噪特性曲线结果如图4和图5所示。
图4为VCO的输出相位噪声曲线，可见低频的1／f噪声得到了很好地抑制。
在偏离中心频率600 kHz处的相位噪声为-108 dBc／Hz。
图5为VCO的输出频率与控制电压特性曲线表明，VCO的控制电压调节范围是0．6～2．0 V，线性区频率覆盖范围是60～480 MHz，压控增益为300 MHz／V，满足了以太网物理层芯片的时钟频率要求。
表1给出了整个VCO的性能参数指标。
5 结语
本文设计了一个适用于以太网物理层芯片时钟同步PLL的高宽带低噪声VCO，采用了具有良好抗噪能力的交叉耦合电流饥饿型差分环形振荡器。
仿真结果表明，在同样输入噪声和环境噪声的情况下，本文的VCO中心频率为250MHz时，压控增益线性区频率覆盖范围是60～480MHz，在偏离中心频率600 kHz处的相位噪声为-108 dBc／Hz，较文献中传统的反相器延迟单元的环形VCO性能有明显的改善。
说明了改进后的电路具有较宽的频率调节范围，较好的线性度和较低的相位
噪声，完全满足以太网物理层芯片时钟同步PLL的性能要求。