电路版图设计与规则

第三章集成电路版图设计

每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。

3.1认识设计规则（design rule）

什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形形状由电路设计者来确定。（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）

制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。

设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：

最小线宽 Minimum Width

最小间距 Minimum Spacing

最小延伸 Minimum Extension

最小包围 Minimum Enclosure

最小覆盖 Minimum Overlay

集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！

3.2模拟集成电路版图设计中遵从的法则

3.2.1电容的匹配

对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。下面是一些IC版图设计中电容匹配的重要规则。

1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。这些规则能够有效的减少工艺误差以确保模拟器件的功能。

2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。3）使用正方块电容，并且四个角最好能够切成45度角。周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易

达到高精度的匹配。在需要匹配的电容之问使用相同的单位电容就能够最大可能的实现匹配。

4）在匹配的电容四周摆放一些虚构的电容，能够有效减少工艺误差，这些虚构的电容也要和匹配的单位电容有相同的形状和大小，并有相同间距。

5）尽可能是需要匹配的电容大些。增加电容的面积能有效减少随机的不匹配。一般在CMOS工艺中比较适当的大小是20um×20um到

50um×50um。如果电容的面积大于1000um²，建议把它分成一些单位电容，做交叉耦合处理能够减少梯度影响以及提高全面匹配。

6）对于矩形阵列，尽可能减小纵横比，1：l是最佳的。

7）连接匹配电容的上极板到高阻抗信号上，这样比接下极板能够减少寄生电容。如果衬底的噪音耦合也是非常关心，建议在整个电容建一个N阱，这个阱最好连接到一个干净的模拟参考电压，比如地线。8）需要匹配的电容要远离大功耗的器件、开关晶体管以及数字晶体管，以减少耦合的影响。

9）不要在匹配电容上走金属线，减少噪音和耦合的影响。

3.2.2电阻的匹配

在IC版图（layout）的设计中，作为无源器件的电阻，其匹配也是

很重要的，一个优秀的IC版图工程师将会遵守更多的匹配规则，使

其因工艺产生的误差减小到最少。

1）遵循三个匹配的原则：电阻应该被放置相同的方向、相同的器件类型以及相互靠近。这些原则对于减少工艺误差对模拟器件的功能的影响是非常有效的。

2）使用相同的类型、相同宽度、长度电阻以及相同的间距，版图如下图所示。

3）对于高精确的电阻，建议电阻的宽度为工艺最小宽度的5倍，这样能够有效降低工艺误差。版图如下图所示。

4）对于高精确的电阻，建议电阻的宽度为工艺最小宽度的5倍，这样能够有效降低工艺误差。版图如下图所示。

5）避免使用短的电阻，因为短的电阻更容易受工艺误差的影响，中度匹配的电阻一般应该大于5方块电阻，精确匹配的电阻一般至少不小于50um。

6）使用交叉阵列电阻。如果阵列中有大量的电阻时，建议把电阻放置成多层的结构，形成二维阵列。版图如下图所示。

7）匹配的电阻要远离大功率器件、开关晶体管以及数字晶体管，减少耦合的影响。

8）不要在匹配的电阻上使用金属连线，尽可能避免耦合和噪音的影响。版图如下图所示。

9）对于一些阻值小于20欧姆的电阻，使用金属层(metal layer)来做电阻，会得到准确的阻值。

3.2.3 IC版图中的Metal slot和Metal density

在IC版图[layout]时，Design Rules中往往会注明金属线大于一定宽度时要挖slot，同时也会对metal density做出限定，小于规定的百分比时就要加dummy metal，由此看到的是这两条规则向着同一目的，那就是整个芯片上的金属的均匀性。

试想芯片上的金属密度不够均匀，有的地方密度大，有的地方密度小，那么在经过金属淀积后，metal density小的地方已经出现了低凹，再进行刻蚀和抛光后，原本Layout（版图）上metal density较低的区域，对应在wafer上此时的metal的厚度要相比metal density较高区域的薄。故直接影响到wafer

的平坦度，从而影响后续工序的精准度，造成IC之电性不良、直接影响wafer 的良率。

当整个芯片layout金属密度过低时，wafer 上对应需要刻蚀掉的metal量就多，容易造成刻蚀不干净，有过多metal残留于wafer上，影响后续工序。而当整个芯片layout金属密度过高时，则wafer 上对应需要刻蚀掉的metal量就少，容易造成刻蚀过量，对正常的metal导线也去刻蚀掉。

3.2.4 IC设计中的几种功率管版图