第五章 MOS管数字集成电路基本逻辑单元设计

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5.3.1 伪NMOS逻辑门 图5.3.1(a)所示的就是一个伪NMOS或非门, 它是一种CMOS变形电路。伪NMOS逻辑电路的上拉负 载元件是一个栅极接低电平的PMOS管。这种类型的逻 辑电路与NMOS逻辑电路很相似,只不过用一个PMOS
管负载代替了NMOS管负载。伪NMOS逻辑电路的通用
结构如图5.3.1(b)所示,NMOS下拉管电路模块实现
Y X D0 X D1
图5.4.2 MOS管传输门实现的2选1数据选择器
__
类似于2选1数据选择器的实现原理,可以得到4选1 数据选择器的电路结构,如图5.4.3所示,其输出与输入 的逻辑关系可表示为:
Y X 1 X 0 D0 X 1 X 0 D1 X 1 X 0 D2 X 1 X 0 D3
和M4串联,然后它们再并联,实现与或非的逻辑功能,
而在图5.1.3(b),NMOS工作管M1和M2并联,M3
和M4并联,然后它们再串联,实现或与非的逻辑功能。
(a) F AB CD
_____________
(b) F ( A B )(C D )
_____________________
(a)电路图
(b)棍图
图5.2.2 二输入或非门
5.2.2 静态CMOS逻辑电路设计 1、静态CMOS逻辑电路结构特点 根据前面分析可知,CMOS逻辑电路结构具有一定
的规则,如图5.2.3所示,
(1)利用反相器电路结构的形式; (2)安排NMOS下拉管串联实现“与”,而NMOS 下 拉管并联实现“或”; (3)设计相应的互补PMOS上拉管。
图5.3.4 多米诺逻辑电路结构
图5.3.5 多米诺CMOS电路级联
5.4 MOS管传输逻辑电路
5.4.1 MOS管传输门
1.工作原理
(a)NMOS管传输门
(b)PMOS管传输门
图5.4.1 晶体管传输门
对于NMOS管,当输入信号为高电平时,NMOS 管导通,而当输入信号为低电平,NMOS管关断,如 图5.4.1(a)所示。对于PMOS管,当输入信号为低 电平时,PMOS管导通,而当输入信号为高电平时, PMOS管关断,如图5.4.1(b)所示。当开关打开时, 就可以进行信号传输,所以MOS管也称为传输门。 2、应用 传输门具有速度快、元件少、静态功耗低的特点, 可以用来实现各种逻辑功能。在如图5.4.2所示的电路 中,如果X=1,D0从输入端传输到输出端Y;而如果 X=0,D1从输入端传输到输出端Y。该电路是一个2 选1数据选择器,输出Y与输入D0、D1和X的逻辑关 系表示如下:
图5.1.3 NMOS逻辑电路
F AB CD
_____________
F ( A B )(C D )
_____________________
5.2 静态CMOS逻辑电路 5.2.1 静态CMOS与非门
(a)电路图 (b)棍图 图5.2.1 二输入与非门
5.2.2 静态CMOS或非门
集成电路设计导论
梁竹关
云南大学信息学院电子工程系
第一部分 理论课 第一章 绪言 1.1 集成电路的发展 1.2 集成电路分类 1.3 集成电路设计 第二章 MOS晶体管 2.1 MOS晶体管结构 2.2 MOS晶体管工作原理 2.3 MOS晶体管的电流电压关系 2.4 MOS晶体管主要特性参数 2.5 MOS晶体管的SPICE模型 第三章 MOS管反相器 3.1 引言 3.2 NMOS管反相器 3.3 CMOS反相器 3.4 动态反相器 3.5 延迟 3.6 功耗
图5.2.9 NMOS下拉管电路
(3)设计PMOS上拉管电路,如图5.2.10所示;
5.2.10 PMOS上拉管电路
(4)棍图如图5.2.11所示。
图5.2.11 棍图
5.3 改进型MOS管逻辑门 在静态CMOS逻辑电路中,起互补功能作用的PMOS 晶体管的数目与实现逻辑功能的NMOS晶体管的数目是 相同的。一个二输入的或非门需要2个NMOS晶体管和 2 个 PMOS 晶 体 管 , 共 4 个 晶 体 管 , 而 一 个 N 输 入 的 CMOS逻 辑功能 电路则 需要 N个 NMOS晶 体管和 N 个 PMOS晶体管,共2N个晶体管。但实际上电路的逻辑 功能仅决定于NMOS下拉管模块,PMOS上拉管模块只 起到互补逻辑功能的作用。而且,由于从输入信号来看, 每个输入端都经过一对并联NMOS晶体管和PMOS晶体 管,使输入电容加倍,因而影响了工作速度。因此,人 们在不断地研发不同形式的逻辑电路,以确保逻辑功能 实现的条件下,不仅能够减少晶体管数目,从而节省所 用硅片面积,而且还能够降低功耗,提高速度。
图5.2.3 CMOS逻辑电路结构
2、例子 例1、设计静态CMOS逻辑电路,其功能为 F A B C 设计步骤如下,
____________
(1)设计NMOS下拉管结构,根据串联实现“与”
关系,并联实现“或”关系的结构特点,如图5.2.4所
示,可得到图5.2.5所示的NMOS下拉管电路;
所以它实现与非门的逻辑功能,即:
F AB
____
5.1.2 NMOS管或非门
(a)电路
(b)逻辑功能表 (c)逻辑符号 图5.1.2 二输入或非门
5.1.3 NMOS逻辑电路设计 利用NMOS工作管器件串联实现“与”,并联实现 “或”的结构特点,可以实现复杂功能的逻辑电路。如
图5.1.3(a)所示,NMOS工作管M1和M2串联,M3
教学时 数 2学时
第二章
第三章 第四章 第五章 第六章 第七章 第八章
MOS晶体管
MOS管反相器 半导体集成电路基本加工工艺与设计规则 MOS管数字集成电路基本逻辑单元设计 MOS管数字集成电路子系统设计 MOS管模拟集成电路设计基础 集成电路的测试与可测性设计
4学时
6学时 6学时 4学时 4学时 6学时 4学时
第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路
NMOS逻辑门电路是全部由N沟道MOSFET构成。 由于这种器件具有较小的几何尺寸,适合于制造大规 模集成电路。此外,由于NMOS集成电路的结构简单, 易 于 使 用 CAD 技 术 进 行 设 计 。 与 CMOS 电 路 类 似,NMOS电路中同样不使用难于制造的电阻。NMOS 逻辑电路的基本结构特点在于,工作管常用增强型器 件,而负载管可以是增强型也可以是耗尽型。
图5.2.7 PMOS上拉管电路
(3)该CMOS逻辑电路的棍图如图5.2.8(a)所示,
另一种棍图形式如5.2.8(b)所示。
(a)一种棍图形式
(b)另一种棍图形式
5.2.8 两种棍图形式
例2、设计CMOS逻辑电路,其功能为
F A( B C ) ( D E )
设计步骤如下: (1)逻辑函数形式变换:
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA 第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计 8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试 8.4 数字集成电路的可测性测试
电路逻辑功能。
(a)伪NMOS或非门 (b)伪NMOS逻辑电路结构 图5.3.1 伪NMOS逻辑电路
5.3.2 动态CMOS逻辑电路 动态CMOS逻辑门由时钟信号驱动的一对NMOS 管MN和PMOS管MP以及实现逻辑功能的NMOS管电 路模块,如图5.3.2所示。
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图5.3.2 动态CMOS逻辑门结构
__________________________ __ __ __ __ __ __________________________ __ _________ ________ ______________________ ____________ _________
(2)设计NMOS下拉管电路,如图5. 2.9所示;
总计
36学时
参考文献
[1] 王志功,景为平,孙玲.集成电路设计技术与工具. 南京: 东南大学出版社,2007年7月(国家级规划教材). [2](美)R.Jacob Baker, Harry W. Li, David E. Boyce. CMOS Circuit Design, Layout and Simulation. 北京: 机械工业出版社,2006. [3] 陈中建主译. CMOS电路设计、布局与仿真.北京:机械工 业出版社,2006. [4](美)Wayne Wolf. Modern VLSI Design System on Silicon. 北京:科学出版社,2002. [5] 朱正涌. 半导体集成电路. 北京:清华大学出版社,2001. [6] 王志功,沈永朝.《集成电路设计基础》电子工业出版 社,2004年5月(21世纪高等学校电子信息类教材).
第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计 第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出(I/O)单元
(A 与 B) 或C (A串联B)并联C 图5.2.4 NMOS下拉管结构
图5.2.5 NMOS下拉管电路
(2)安排互补的PMOS上拉管结构,根据“与”并联 关系,“或”串联的结构特点,如图5.2.6所示,可得
到PMOS上拉管的结构如图5.2.7所示。
(A 与 B) 或 C (A并联B)串联C 图5.2.6 PMOS上拉管结构
图5.3.3 动态CMOS二输入与非门
5.3.3 多米诺逻辑电路
为克服动态CMOS逻辑电路级联时的不足,实际
电路采用动态CMOS电路和静态CMOS电路组成多米
诺CMOS逻辑电路,其一般结构如图5.3.4所示。它是
由一个动态CMOS逻辑门与一个静态的CMOS反相器 相级联形成的。加入反相器以后可以实现多级多米诺 逻辑门级联了。
第二部分 实验课 1、数字集成电路 (1)不同负载反相器的仿真比较; (2)静态CMOS逻辑门电路仿真分析; (3)设计CMOS反相器版图; (4)设计D触发器及其版图; (5)设计模16的计数器及其版图(可选)。 2、模拟集成电路 设计一个MOS放大电路(可选) 。
教学进度表
章次
第一章
题目
绪言
___ ___ ________________________ ________________________
F F A( B C ) ( D E ) A( B C ) ( D E ) [ A ( B C ) ] ( D E ) [ A ( B C )] ( D E )
5.1.1 NMOS管与非门
(a)电路
(b)逻辑功能 号 图5.1.1 二输入与非门
( c)逻辑符
二输入与非门的电路结构如图5.1.1(a)所示,
工作管是两只串联的增强型NMOS晶体管M1和M2,
而负载管是耗尽型NMOS晶体管M3。输入信号分别 从两只NMOS晶体管M1和M2的栅极上引入,而输出 从NMOS晶体管M1的漏极上引出。只要有一个输入 端为低电平,输出将为高电平,如图5.1.1(b)所示,
__ __ __ __
图5.4.3 MOS管传输门实现的4选1数据选择器
5.4.2 CMOS传输门
1、工作原理 CMOS传输门由一个PMOS管和一个NMOS管并接 而成。PMOS管的衬底接高电平,而NMOS管的衬底接 地。两个MOS管的栅极上施加互补的控制信号,传输 门的输入端和输出端可以互换。
图5.4.4 CMOS传输门
2、应用 图5.4.3的逻辑功能也可以采用CMOS传输门来实 现,如图5.4.5所示,这同样是一个4选1数据选择器。
图5.4.5 CMOS传输门实现的4选1数据选择器
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