Cache性能

《Computer Architecture》
计算机学院
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例子
3之2
问：假定有一台计算机，当所有存储器访问操作都能在 Cache中命中时，CPI为1.0；数据访问只有load和 store指令，这些指令占全部指令的50%；缺失代价 为25个时钟周期，缺失率为2%。问当所有指令都在 Cache中命中时，计算机性能能提高多少？
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Cache性能
Cache性能评价 提高Cache性能
《Computer Architecture》
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Cache性能评价
CPU执行时间 平均存储器访问时间（AMAT）
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例子
3之2
问：一个由8KB的I-Cache和8KB的D-Cache所构成的分 立Cache（哈佛结构）与一个16KB的统一Cache哪 一个具有更低的缺失率？假设命中所需的开销为1个 时钟周期，不命中的开销为50个时钟周期，统一 Cache的load或store命中需花费1个时钟周期的额外 开销。75%的存储器存取是指令访问。
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CPU执行时间
3之1
CP 执 U行 (C 时 P 时 间 U钟周 存期 储数 器) 停 时顿 钟周 周
其中：
存储器停顿 缺 周失 期次 数 缺数失代价 指令数 缺指失令次 缺数失代价 指令数 存储 指器 令访问 缺次 失数 缺 率失代价
Cache大小 I-Cache缺失率 D-Cache缺失率 统一Cache缺失率
4KB
1.78%
15.94%
7.24%
8KB
1.10%
10.19%
4.57%
16KB
0.64%
6.47%
2.87%
32KB
0.39%
4.82%
1.99%
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答：Cache始终命中时的计算机性能为：
CP执 U行理 时 想 (C 间P时 U钟周 存 期储 数器停 )顿 时周 钟期 周 (指令 C数 P 0I)时钟周期 1.0指令 时 数钟周期
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多级Cache
基本思想 性能分析 设计考虑
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性能分析
AM 命 A中 L 1 T 缺 时 L 1 失 缺 间 率 失 L 1 代价 命 中 L 1 缺 时 L 1 失 （ 间 率 命 L 2 缺 中 L 2 失 时 缺率 间 失 L 2 ）
尽管分立Cache具有较高的缺失率，但其AMAT与统 一Cache的AMAT是基本相同的，可见哈佛结构有优势。 大多数现代处理器都采用分立Cache技术。
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提高Cache性能
AMA H TTCach(e1H)T主存 命中时 缺间 失缺 率失代价
基本思想
通过在原始Cache和存储器之间增加 另一级Cache，第一级Cache可以小到足以 跟上飞快的CPU，而第二级Cache能够大到 足以捕捉到对主存进行的大多数访问，因而 可以减少有效缺失代价。
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例 子（续）
3之3
答：分立Cache的整体缺失率为：
(7 5 1% .1 (02% 5 1% 0 ) . 1 39 .3 % 7% )
由表中可知，16KB的统一Cache的缺失率为2.87%。 因此，统一Cache结构具有较低的缺失率。
AsM p 7 lit 5 ( A 1 % T . 5 1 2 0 0 5 ) ( % 1 % 0 5 . 1 2 09 . )6 % A uM n 7 if i ( 5 e A 2 1 d % . 5 T 8 2 0 7 ( 5 ) 1 % 1 2 % .5 8 2 0 7 .) 6 %
结论：不发生Cache缺失时计算机性能是原来的1.75倍
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3之1
平均存储器访问时间
（AMAT）
AMA H TTCach(e1H)T主存 命中时 缺间 失缺 率失代价
《Computer Architecture》
可见主要途径有： 降低缺失代价 降低缺失率 通过并行性降低缺失代价/缺失率 降低Cache命中时间
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降低缺失代价
多级Cache 关键字优先和提前重启动 给出读缺失对写的优先级 合并写缓冲区 牺牲者Cache
例 子（续）
ห้องสมุดไป่ตู้
3之3
实际Cache的计算机性能为：
CP 执 U行实时 际 (C间 P 时 U钟周 存期 储数 器停 )时 顿钟 周周 期 (指令 C数 P 指 I 令 (1 数 0.5)0.0 22)5 时钟周 1.7 5指令 时 数 钟周期
两者的性能比为：
C CP P 执 执 U U行 行 实 理时 时 际 想 1 1 ..7 0 间 间 5 指 指令 令 时 时 数 数 钟 钟周 周 1.75 期 期