一种高精度逐次逼近模数转换器的研究与设计_(优选.)

第三章 高精度逐次逼近ADC 设计分析
第二章已经简单介绍了逐次逼近ADC 的原理，尽管其工作原理比较简单，但是具体的实现结构多种多样。

其中按照内部DAC 的实现方式大概可以分为电压定标、电流定标和电荷定标三种结构。

电压定标DAC 是指基于开关树电阻串分压结构，这种结构在实现较高精度时总的电阻阻值很大，会占用很大面积，所以通常很少用来实现高精度的数模转换。

电流定标DAC 是指在Bipolar 工艺中比较常用的R-2R 结构，这种结构避免了电阻比值范围大的缺点。

但由于CMOS 工艺中电阻占用面积较大，而且电阻的阻值精确性较双极性工艺低，电阻网络还存在较大的静态功耗，所以在高精度逐次逼近ADC 中也已经很少采用R-2R 结构。

电荷定标DAC 是目前最常用的一种结构，它是基于电容阵列电荷再分配实现数模转换。

由于CMOS 工艺中电容之间的匹配高于电阻匹配，所以这种结构可以实现较高的精度。

另外，由于这种结构是基于开关电容方式，因此不存在静态功耗，所以已经成为目前SAR ADC 的主流结构。

因此，本文从电荷再分配DAC 结构讲起，也分析了电阻电容混合结构DAC 结构，并重点介绍了带失调消除技术的高精度比较器的设计以及误差自动校准算法。

最后，还对其它影响A/D 转换器的因素如噪声、开关非理想效应作了分析。

3.1 SAR ADC 中的高精度DAC 模块
1975年James L. McCREARY 首次提出将电荷再分配技术[23]应用到逐次逼近ADC 的设计当中，该技术是基于二进制加权电容阵列，利用电容的电荷再分配完成二进制搜索算法，由于该结构功耗小，而且不需要额外的采样保持电路，因而成为了目前逐次逼近ADC 中最常用的一种结构。

然而由于在高精度应用中，最低位电容和最高位电容之间存在很大的比值，例如对于12位精度，最大电容和最小电容的比值2048：1，这必然将占用很大的芯片面积。

解决这个问题的方法主要有两种，一种是采用分段电容阵列结构，另外一种是采用电阻电容混合结构。

3.1.1 分段电容阵列结构DAC 模块
文献[24]中提出了一种分段电容DAC 结构，该结构中由MSB 电容阵列和LSB 电容阵列通过一个耦合电容s C 级联，其中耦合电容s C 与MSB 电容阵列总电容MSB C 和
LSB 电容阵列总电容LSB C 有关，其表达式为：
02/N 2
/N 01
22C C C C C MSB LSB s -=+= （3-1） 式中N 为总的分辨率位数。

对于16位DAC ，该结构种的耦合电容s C 应为0
255256C ，该电容非单位电容整数倍，在版图设计中很难匹配，而且精度不高。

本设计中采用了一种新型分段电容DAC 结构，通过在MSB 电容阵列增加了一个额外的电容0C ，使得耦合电容s C 刚好为0C ，提出的改进型分段电容阵列DAC 结构如图3-1所示。

图3-1 改进型分段电容阵列结构DAC 模块示意图
Fig.3-1Figure of improved segmented-capacitor DAC architecture 该结构由8位MSB 电容阵列和8位LSB 电容阵列耦合组成，其中MAB 阵列中有一个额外的补偿电容C 0，02C C i i ⋅=，而LSB 阵列则没有额外的补偿电容。

该结构的工作过程如下：
1) 采样阶段
在采样阶段，开关sample S 闭合，即电容上极板接共模电平。

开关B 8到B 15接Vin ，MSB 阵列的额外的补偿电容也接Vin ，LSB 阵列电容接地。

此时，电荷存储在MSB 电容阵列上，其电荷总量为
CM CM X V C C V Vin C Q ⋅++-⋅=)//255()(256000 （3-2）
2) 保持阶段
在保持阶段，开关sample S 断开，即电容上极板悬空。

开关B 8到B 15接地，MSB 阵列的额外的补偿电容也接地，LSB 阵列电容接地。

此时，V X 处的电压为
CM CM CM X V Vin C C C V C C V Vin C V +-=+⋅++-⋅=65791
65536)//255(256)//255()(256000000 （3-3） 3) 电荷再分配阶段
在电荷再分配阶段，根据逐次逼近二分法原理，先将MSB ，即B 15接到Vref ，其他开关保持不变，此时V X 处的电压为
CM X V Vref Vin V ++-=
)21(6579165536 （3-4） 如果Vin>1/2Vref ，则比较器输出0，通过比较器的结果经过SAR 移位寄存器控制电容阵列的开关，此时MSB 位B15保持为1，即确定了最高位数值码，同时B14位置1，进行次高位的比较。

以此类推，直到最后一位确定为止。

注意，在电荷再分配阶段，MSB 电容阵列的额外补偿电容是一直接地的。

和一般的分段电容阵列结构（耦合电容非整数倍C 0）相比，改进的分段电容阵列结构中在每次比较的过程中Vx 处的电压存在一个比例系数，经过简单的分析便可以看出，该比例系数并不会影响整个转换过程，只不过对比较器的放大倍数要求有一个小小的影响。

3.1.2 电阻电容混合结构DAC 模块[25]
采用电压定标和电荷定标结合的DAC 结构也是目前提高模数转换器精度的一种常用方法。

电压定标方式单调性高，电荷定标方式精度高，将两种方式结合起来很好的解决了精度和面积两方面的折中。

图3-2给出了一个MSB （M 位）采用电荷按比例缩放子DAC 而LSB （K 位）采用电压按比例缩放子DAC 的DAC 。

这个结构的优点是MSB 的精度更高并且LSB 是单调的，这是因为在现代CMOS 工艺当中电容阵列的匹配精度好于电阻的匹配精度，而电阻串子DAC 则具有更好的单调性。

整体而言，因为LSB 需要的容差较小，所以这种结构的整体性能由于MSB 电阻阵列、LSB 电容阵列的DAC 结构。

图中MSB （M 位）阵列对应的输出电压可以表示为：
M K ref M M M M out V V b b b b b V 2
)22...222(112322110+⋅+++++=--- （3-5） 其中，K V 代表K 位LSB 子DAC 的输出电压，可表示为：
ref K K M K M K M M M M K V b b b b b V ⋅+++++=-+-+-+++)22...222(11232211 （3-6）
将式（3-5）、（3-6）联立，可得整个DAC 的输出电压，MSB 用电荷按比例缩放子DAC ，LSB 用电压按比例缩放子DAC 。

这个输出电压为：
ref K M K M M M M M M M out V b b b b b b V ⋅+++++++=+-++---)2...222...22(111122110 （3-7）
图中所示DAC 的优点在于其LSB 可以确保是单调的，并且由于其MSB 由电容决定，所以它的精度高于LSB ，与其容差成比例的DNL 随着MSB 的精度的提高将会变的更小。

元件范围由二进制加权电容决定，其值为1
2 K。

如果K很大，则需要对电阻进行微调以减小DNL。

图3-2 电阻电容混合结构DAC模块示意图
Fig.3-2 Figure of resistor-capacitor hybrid DAC architecture
3.2 高速高精度比较器模块[26, 27]
电压比较器在模拟与数模混合集成电路的设计中占据了重要的地位。

在模数和数模转换器等电路中，比较器的性能对模数转换器的转换速度和精度具有决定性的影响。

目前通用的模数转换器的工作频率为几十MHz甚至达到几百MHz、分辨率超过10位，一般电压比较器结构很难实现这样的性能，因此研究高速高精度比较器的设计是很有必要的。

3.2.1比较器结构简介
比较器从本质上来讲就是一个高增益的开环放大器。

常见的比较器在电路结构，电路性能方面与运算放大器基本相同。

可以说，比较器的设计基本上相当于设计一个开环的放大器。

它属于是一种非线性的模拟电路，也就是说比较器不是纯粹的模拟或者数字电路，它的输入和输出之间并不存在线性关系。

目前，比较常见的比较器类型可以分为两大类，一类是开环放大器式比较器，另一类是动态比较器（Latch）。

3.2.1.1 开环比较器
开环比较器是差分输入的、无反馈补偿的运算放大器，饱和输出接近于电源电压。

因为比较器是开环结构（不存在反馈）从而不存在稳定性问题，无补偿运算放大器的突出优点是可以达到最大带宽，因此可以提高响应速度。

开环比较器的主要优点是如果提供放大器具有足够大的增益，能够分辨的最小差分输入可以非常小。

然而，我们知道对于一个放大器来说，其增益带宽积是一定的，虽然设计足够大增益的比较器能够达到无限精度，但是随着比较器的增益增加而带宽必然会减少。

这意味着虽然精度提高了，但是比较器的响应时间却会降低。

因此，精度和速度之间的折中是很重要的。

另外，开环比较器的最大精度还会受到受输入参考噪声和失调电压的限制。

3.2.1.2 动态比较器（Latch）[28]
Latch比较器使用正反馈来实现两个信号的比较。

锁存器是动态比较器的重要组成部分。

下图3-3（a）就是由两组交叉耦合MOS管组成的最简单的锁存器。

通常情况下，Latch有两种工作模式。

第一个工作模式下（φ为低电平时），正反馈环路停止工作，这时Latch的输入端将探测输入信号。

当转入第二个工作模式时（φ为高电平时），正反馈环路进入正常工作状态，输出端一端输出高电平，另一端输出低电平。

3-3（b）为该动态比较器的等效电路图，从图中可以看出，动态锁存比较器事实上就是两个背靠背的反相器串联在一起构成的一个正反馈系统。

3-3（c）为其等效的小信号模型。

图3-3(a) 锁存比较器电路图图3-3(b) 锁存比较器等效电路图Fig.3-3(a) Dynamic Latch comparator Fig.3-3(b) Equivalent circuit of dynamic Latch
图3-3(c) 锁存比较器小信号模型
Fig.3-3(c) Small signal model of Latch
从小信号等效图中可以得到：
0=⋅++
⋅dt dV C r V V g B L o B A m （3-8） 0=⋅++⋅dt
dV C r V V g A L o A B m （3-9） 将上式（3-8）、（3-9）化简可以得到如下等式（3-10）、（3-11），式中A 代表增益o m r g ，τ代表反相放大器的时间常数。

dt
dV V V A B B A ⋅-=+⋅τ （3-10） dt
dV V V A A A B ⋅-=+⋅τ （3-11） 两式想减，并进行简单变形，可以得到 ()]1[0τ-⋅⋅=-A t B A e V V V （3-12）
从上式中可以看出，动态锁存比较器的时间响应特性为正指数响应，因此它的输出电压能够在很短的时间内达到数字电平。

因此，目前的高速比较器应用中，锁存比较器通常是最好的选择。

当然，由于整个比较过程是动态的，开关的电荷注入以及回馈噪声（kickback noise ）、Latch 的失调电压等等都会对比较器的精度带来影响。

3.2.2 比较器失调电压消除技术[29]
失调电压是由于电路中的失配引起的输出电压的不平衡，也就是说在输入为0时有可能得到非0的输出电压。

失调电压的根源就是由于工艺中的失配，因而它广泛存在于各种差分对结构当中，比较器也不例外。

图3-4（a ）为理想的比较器传输特性曲线，3-4（b ）为一非理想比较器的传输特性曲线。

由于比较器失调电压的存在，最终会影响比较器的比较结果。

在当前的CMOS 工艺中，差分对的失调电压在5mV-10mV
之间，所以在高精度比较器应用当中，失调电压的消除是非常关键的。

图3-4(a) 理想比较器传输特性曲线 图3-4(b) 非理想比较器传输特性曲线
Fig.3-4(a) Transfer curve of ideal comparator Fig.3-4(b) Transfer curve of non-ideal comparator 目前，消除失调电压的方法主要分为两类，第一类是自动清零技术（Auto-zeroing ），第二类是斩波-稳定技术（chopper-stable ）。

自动清零技术的原理是首先将失调电压存储在一个电容上，然后在正常工作的状态时，这个存储在电容上的失调电压会同输入信号一起加在差分对的输入端，进而失调电压在输出时已经自动消掉了。

斩波稳定失调消除技术是指将噪声和失调电压经过一个简单的调制器，进而将失调电压和噪声信号调制到高频，最后再经过一低通滤波器将噪声和失调电压消除。

由于第一种方法相对简单，所以在运放或者比较器失调电压消除技术中很常用。

在自动清零失调消除技术当中，主要有两种，分别是输出失调消除技术（OOS ）和输入失调消除技术（IOS ）。

图3-5（a ）为一简单的输入失调存储（IOS ）技术示意图，3-5（b ）为一输出失调存储技术（OOS ）示意图。

图中所示比较器都包括一个前置放大级、锁存器、失调存储电容和两相非交叠时钟。

图3-5(a) 输入失调存储技术 图3-5(b) 输出失调存储技术 Fig.3-5(a) Input offset storage technique Fig.3-5(b) Output offset storage technique 输入失调消除技术的原理是在失调存储1φ阶段，开关S1和S2都闭合，而开关S3打开，这样前置放大级可以看成是一个单位增益缓冲器，失调电压存储在电容Cs 上。

在失调消除2φ阶段，开关S1和S2都打开，而开关S3闭合，输入信号接到电容的一端，这时前置放大级反相输入端的电压为off in V V +，同相输入端的电压为off V ，差分输入为in V ，所以在预放大级输出端的电压为in V A ⋅，失调电压已经被消除了。

同理，图3-5（b ）中输出失调消除技术的原理是在失调存储1φ阶段，开关S1和S2都闭合，而开关S3打开，这样前置放大级可以看成是一个开环放大器，失调电压off V A ⋅存储在电容Cs 上。

在失调消除2φ阶段，开关S1和S2都打开，而开关S3闭合，这时前置放大级反相输入端的电压为in V ，同相输入端的电压为off V ，差分输入为in off V V -，所以在预放大级输出端的电压为)(in off V V A -⋅，在电容Cs 的另一端输出电压为in V A ⋅-，这样失调电压也被消除。

输入失调存储技术（IOS ）中由于前置放大级的增益有限，所以并不能完全消除失调电压，残余失调电压与前置放大级的增益有关，前置增益级的增益越大，残余的失调电压越小。

输出失调存储技术（OOS ）相对于输入失调存储技术（IOS ）具有较小的残余失调电压，然而当前置增益级的增益太大时会引起放大级进入非线性区（输出饱和），也就是说此时在电容上存储的电压并不是off V A ⋅，所以对于OOS ，前置放大级的增益不能太高。

3.2.3 高速高精度比较器分析
如前所述，比较器一般非为开环比较器和动态比较器两种，如果采用开环运放来构成高精度比较器，则要求运放有很高的增益，比较器的带宽则会受到限制。

锁存比较器是基于正反馈结构，相比于开环运放它能实现较高的增益同时也具有较高的速度，但是锁存比较器具有正指数时间响应特性，在输入信号差值比较小的阶段时间响应慢，这在一定程度上影响了比较器的速度。

而且锁存比较器具有很大的失调偏移电压，使得这种结构比较器的分辨率通常不会超过5位。

基于以上原因，目前的高速高精度比较器通常都采用多级电路来实现，如图3-6所示。

这种电路一般由预置放大级、锁存比较级和输出缓冲级构成，该结构结合了预置放大级的负指数时间响应和锁存比较器正指数时间响应的优点。

图3-6 高速高精度比较器结构模型
Fig.3-6 Model of high speed and high resolution comparator
高速高精度比较器对预置放大器的最重要的性能指标要求是具有高带宽。

因为整
个比较器的速度往往是由预置放大级的带宽所决定的。

预置放大级的增益不需要很高，为了使比较器的延迟最小，预置放大级的最佳级数应为六级。

然而通常情况下采用三级预放大器获得的比较器延迟和采用六级预放大级的延迟时间相差很小，另外考虑面积、功耗和速度的折衷，目前的高速高精度比较器的预放大级都不超过三级。

锁存比较级通常是由PMOS 锁存器和NMOS 锁存器连接成两个背靠背的反相器的形式构成。

高速高精度比较器对锁存比较级的要求是具有高增益、较小的失调电压并且具有较低的回馈噪声（kickback noise ）。

输出缓冲级通常是由推挽输出反相器来实现。

输出缓冲级的指标要求是能够灌入或者灌出大电流，这通常是为了满足带较大容性负载时能够获得较大的转换速率的要求。

由于动态锁存比较器具有较大的失调电压（通常为几十mV ），所以高速高精度比较器对于前置放大器的要求是至少将1LSB 的电压放大至超过动态比较器的失调电压。

如前所述，考虑面积、功耗和速度的折衷，通常选择三级的前置放大级作为预放大级，同时运用失调消除技术来消除前置放大级的失调电压提高比较器的精度。

图3-7所示为三级OOS 级联的前置放大级结构简化示意图。

图中V os1,V os2,V os3分别报表示第一级，第二级，第三级放大器的失调电压。

下面分别从速度和精度两方面来对该三级前置放大级进行分析。

图3-7 三级OOS 前置放大级结构图
Fig.3-7 Figure of three stage OOS cascaded comparator
1) 速度分析
虽然多级方法由于需要信号传递到每一级在速度上受到一定限制，但是对于
总增益一定时，多级还是可以比单级能够实现更快的速度。

这是因为单级传输函数如式（3-13）所示，而N 级级联放大器的传输函数如式（3-14）所示，式中pi ω代表每一级的-3dB 带宽。

()pi
vi i s A s A ω/1+= （3-13） ()pi
n vi pi vi i total ns A s A s A s A ωω/1/11)(+≈+∏≈∏=∑ （3-14）
从上式中可以看出，N 级级联放大器的时间常数约为单级的N 倍，对于总增
益一定的条件下，可以比较单级实现和多级级联实现的时间常数（速度）。

这里以三级实现为例来分析，假设总增益为1000，放大器的增益带宽积为10000Hz ，则用单级实现该比较器的话，其带宽约为10Hz ，而如果采用三级增益为10的放大器级联实现的话，其带宽约为1000/3Hz （约为333Hz ），其带宽为单级实现的约33倍。

由此可见，采用多级级联前置放大级可以获得更高的速度。

2) 精度分析（失调电压消除）
Ⅰ Ⅱ Ⅲ ⅣS 1
S 2
S 3
S 4
S 5
图3-8 开关控制时序图
Fig.3-8 Figure of switch sequence
影响比较器精度的主要因素在于比较器的失调电压，对于图（3-7）所示的三级OOS 级联前置放大级，在如图（3-8）所示的开关时序控制下可以逐步实现对失调电压的消除，同时也会将图中开关电荷注入引起的误差也会被消除。

其工作原理如下：
1. 开关S1断开，S2，S3，S4，S5闭合。

将各级的失调电压存储在电容上，最终三
个电容上的电压分别为VC1（11OS V A ⋅），VC2（22OS V A ⋅），VC3（33OS V A ⋅）。

2. 开关S3断开。

由于开关S3的电荷注入效应，将在X 点引入一个误差电压2ε并
存储在电容C1上。

这时由于开关S4仍然处于闭合状态，所以误差电压2ε也将被放大A 2倍存储在电容C2上。

最终，电容C1上的电压为211ε-⋅OS V A ，电容C2上的电压为()222ε+⋅OS V A 。

3. 开关S4断开。

由于开关S4的电荷注入效应，将在Y 点引入一个误差电压3ε并
存储在电容C2上。

这时由于开关S5仍然处于闭合状态，所以误差电压3ε也将被放大A 3倍存储在电容C3上。

最终，电容C2上的电压为()3222εε-+⋅OS V A ，电容C3上的电压为()333ε+⋅OS V A 。

4. 开关S2，S5断开，S1闭合，输入信号Vin 接入。

由于输入通常是一个低阻抗点，
所以开关S2的电荷注入效应通常不考虑。

开关S5断开会在输出端引入一个4ε的
误差电压。

此时，X 点的电压为()111C OS in V V V A -+⋅，即21ε+⋅in V A 。

Y 点的电压为()222C OS X V V V A -+⋅,即321ε+⋅⋅in V A A 。

输出电压为()333C OS Y V V V A -+⋅,即
4321ε+⋅⋅⋅in V A A A 。

残余的失调电压仅仅为3214/A A A ⋅⋅ε。

通常三级放大级的增益可以达到100dB ，所以残余的失调电压仅仅为几十μV 。

3.3 误差自动校准技术[30]
随着工艺尺寸的进一步缩小，元件的匹配程度、系统的失调电压以及噪声等因素都会影响ADC 精度的进一步提高。

对逐次逼近ADC 工作原理的分析可知，它的精度很大程度上由其二进制加权电容网络的匹配精度所决定。

然而由于制造工艺的关系，电容网络的绝对精度通常很低，但其匹配精度却相对比较高，且与工艺参数、电容结构、电容大小、版图等因素密切相关。

在现代工艺的条件下，电容之间匹配的最小失配率为0.1%，这意味着采用电荷再分配结构的SAR ADC 能够达到的最高精度为10位。

采用激光修正技术可以提高元件的匹配精度，但这种技术成本高，另外还容易受到封装时机械应力的影响。

随着现代数字技术的方展，使用数字方法来校准工艺中出现的偏差来提高精度已经逐渐成为一种常用方法。

HAE-SEUNG LEE 在1983年提出了一种基于逐次逼近ADC 的一种数字校准算法。

该算法是基于二进制加权电容阵列结构的DAC 模块来实现误差校准的。

数字校准算法的思想是先计算误差，并在正常工作过程中把误差加载到电路中进而得到正确的结果其误差校准算法如下：
图3-9 二进制加权电容阵列
Figure 3-9 Binary weighted capacitor array 图3-9为二进制加权电容阵列，其中考虑电容失配因子i ε后，每个电容的容值可表示为式（3-15）：
)1(21i i i C C ε+=-， N B A i ,1,1= （3-15）
式中C 1B 为最低位（LSB ）电容，C 1A 为额外的补偿电容（保证总电容为2N ），其大小等于LSB 电容)1(1ε+C 。

假设MSB 电容N C 的失配误差电压为N V ε，电容i C 的失配误差电压为i V ε。

为了计算N V ε，我们首先将图中电容阵列上极板接地，并将MSB 电容N C 下极板接地，其余电容下极板接ref V ，这时电容阵列上极板上存储的电荷如式（3-16）所示
∑∑-=--=+-=-=1
1111)1(2N A i i i r e f
N A i i r e f CV C V Q ε （3-16） 然后，将电容阵列上极板与地断开，并将MSB 电容N C 下极板接ref V ，其余电容下极板接地。

假设此时上极板电压xN V , 则根据电荷守恒得
∑-=--+⋅-++⋅-==1111)1(2)0()1(2
)('N A
i i i xN N N ref xN C V C V V Q Q εε （3-17） 式中N N N A
i i i εε111122--=--=∑。

由式（3-17）可得：ref N xN V V ε==2N V ε
根据上述方法可依次求得其他电容引入的误差电压，并且它们之间存在如下式（3-18）所示的关系：
)(211∑+=-=N
i j j xi i V V V εε，i =1B,2,…,N-1 （3-18） 式（3-18）中得到的误差电压经过数字化后存在RAM 中，在每次模数转换过程中将相应的误差电压加载到电路中，最终实现把误差电压消除的目的。

整个数字误差校准系统如图（3-10）所示。

除了比较器模块、DAC 模块和SAR 寄存器模块外，该系统中主要还包括了误差寄存器以及误差校准DAC 模块。

整个系统在每次上电时进行误差校准，将误差存储在误差寄存器当中，在正常工作期间，将调用每一位的误差数据进而实现最终的误差校准。

图3-10 基于逐次逼近ADC的数字校准系统框图
Figure 3-10 Diagram of digital calibration system based on SAR ADC
3.4 其它影响精度的因素分析
在A/D转换器中存在着各种非理想因素（也就是误差），这些误差都会对A/D 转换器的性能产生巨大的影响。

影响高精度逐次逼近ADC的非理想因素除了前面已经分析过的比较器失调误差、电容匹配误差之外，还主要包括电路中的随机热噪声、1/f噪声、开关电容阵列的KT/C噪声以及各种开关的非理想效应（电荷注入、时钟馈通等）。

本节将对这几种非理想因素的产生以及它们给电路带来的影响进行分析，为后面的电路设计部分奠定理论基础。

3.4.1 噪声因素
噪声广泛存在于各种电路系统中，电路中的噪声主要包括三类，分别是热噪声、1噪声）和散粒噪声。

在CMOS集成电路中前两种噪声的影响较大，因闪烁噪声（
f
1噪声）。

此这里只考虑热噪声、闪烁噪声（
f
3.4.1.1 热噪声
电路中电子无时无刻不在进行着热运动，尽管导体中电子的随机运动平均电流为零，但是它会引起导体两端电压的波动，其表现就是信号上的热噪声。

热噪声在本质上是一种随机误差，因此它是一种白噪声。

理想情况下，电容和电感不存在热噪声，但是实际电路中由于寄生电阻的存在使得电容也对外表现出热噪声。

所以，SAR ADC 中的主要热噪声源是电容阵列的热噪声（C
KT 噪声）以及比较器模块中第一级前置放大器的热噪声。

Clock
Vin
Vout Vin
Vout
Ron
图3-11（a ） 开关电容电路简化图 图3-11（b ） 开关电容电路等效图
Figure 3-11（a ）Simplified figure of SC circuits Figure 3-11（b ）Equivalent figure of SC circuits
电容阵列的热噪声主要源于开关的导通电阻，以图3-11（a ）所示的开关电容电路简化图为例来分析电容的等效热噪声。

由于开关的导通电阻非零，图3-11（b ）为3-11（a ）的等效图，其中MOS 开关用其导通电阻Ron 代替。

图3-11（a ）所示电路处于采样模式时，由开关管的导通电阻产生的热噪声被叠加在采样电容的两端，可以用一个噪声电压模型4KT ∙Ron 等效。

在开关断开的时候，热噪声随同输入信号被保存在保持电容上。

通过对噪声频谱密度积分可得出噪声的方差如式（3-19） ：
C
KT df RC f R KT df f f
j f v V on dB noise =⎪⎭⎫ ⎝⎛+⋅=+⋅
∆=⎰⎰∞∞20302
2211411π （3-19） 电容阵列的C
KT 噪声是高精度SAR ADC 中最大的噪声源，尤其是在电荷再分配逐次逼近模数转换器中，其电容阵列中单位电容的取值通常都是由C KT 噪声决定的。

单
位电容C 取值越大，热噪声越小，对SAR ADC 的精度影响越小，然而在集成电路当中，较大的电容通常会占用较大的芯片面积，同时会引入更大的功耗。

所以，最终单位电容的取值会在芯片面积、功耗和精度之间折衷。

理论上讲，只要保证电容网络的。