组合逻辑电路分析与设计
合集下载
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
▪ 通过七个发光段的亮／灭组合，实现十进制字符0～9的显 示，各段按a～g命名。
▪ 共阴极七段显示器的段驱动为高电平有效，共阳极七段显 示器的段驱动是低电平有效。
数字设计第2章
36
❖ 七段显示译码器7448
▪ 功能：将8421BCD码变换为七段显示码，输出高电平有效。
数字设计第2章
37
数字设计第2章
❖ 函数F1和F2的表达式为
F 1(A ,B )A BA BA B m (0,1,3) F2(A ,B )A BA B m (1,2)
数字设计第2章
49
二、 组合型PLD
PLD的分类：
▪ 可编程只读存储器（PROM）
▪ 可编程逻辑阵列（PLA） ▪ 可编程阵列逻辑（PAL）
简单PLD（SPCD）
▪ ECL逻辑门的“或”输出端具有“线与”功能、 “或非”输出端具有“线或”功能
数字设计第2章
7
二、集成逻辑门的主要电气指标
1. 逻辑电平
❖ 电压传输特性
▪ 输入低电平VIL ▪ 关门电平VOFF ▪ 输入高电平VIH ▪ 开门电平VON ▪ 输出低电平VOL ▪ 输出高电平VOH
数字设计第2章
8
16
4. CMOS模拟信号传输门结构
❖ 当使能信号EN=1时，MOS管导通，A、B之间呈现 低阻通道,模拟信号（或数字信号）可以沿任意 方向传输（A→B或B→A）。当使能信号EN=0时， MOS管截止，沟道消失，A、B之间只有极低的漏 电流，相当于开关断开。
数字设计第2章
17
2.2 常用MSI组合逻辑模块
数字设计第2章
26
2．7485的级联扩展
❖ 7485的三个级联输入端用于连接低位芯片的三个 比较输出端，实现比较位数的扩展。
数字设计第2章
27
三、编码器
编码：将一组字符或信号用二进制代码 加以表示。
编码器：实现编码的数字电路，对于每 一个有效的输入信号，编码器输出与之 对应的一组二进制代码。
❖ 上升时延tpLH 下降时延tpHL 平均时延tpd tpd(tpHLtpLH)/2
数字设计第2章
11
6．不同系列逻辑门的性能比较
数字设计第2章
12
三、逻辑电路的其它输入、输出结构
1. 施密特触发器输入
❖ 典型逻辑门对输入电压在阈值电压附近的波动 敏感，容易造成输出错误。
❖ 施密特触发器输入结构采用两个不同的阈值电 压来克服输入电压的波动 。
数字设计第2章
22
❖ 7483/283的级联扩展
数字设计第2章
23
二、比较器
数值比较器用于比较两个数的大小，并给出“大 于”、“等于”和“小于”三种比较结果。
两个多位二进制数比较大小的方法：
▪ 从高位开始，逐位比较。 ▪ 高位不同，结果立现。 ▪ 高位相等，比较结果由低位的比较结果决定。 ▪ 当各位都对应相等时，则两个数完全相等。
38
▪ 7448的四种工作模式：字符显示、灭灯、灭0和试灯。
» 字符显示模式（功能表第一列为0～15对应的16行）显示16种字符， 其中输入为0000～1001时输出8421BCD码对应的字符0～9；输入 1010～1111时输出特殊字符。
» 灭灯模式就是强行熄灭所有LED。 » 灭0模式用于多位显示时关闭有效位之外多余的0的显示。
▪ 74138的译码输出信号低电平有效。 ▪ 74138输出了编码输入变量的所有最大项。
数字设计第2章
34
2．4线－16线译码器74154和BCD码译码器
❖ 74154是输出低电平有效的4线－16线全译码器。 ❖ 利用74154可以实现各种BCD码译码器。
数字设计第2章
35
3．七段显示译码器
❖ LED七段显示器
第2章 组合逻辑电路分析与设计
主要内容
集成逻辑门 常用MSI组合逻辑模块 组合型可编程逻辑器件 组合逻辑电路分析 组合逻辑电路设计 组合逻辑电路的VHDL描述 组合逻辑电路中的险象
数字设计第2章
1
2.1 集成逻辑门
数字集成电路的集成度分类
三类典型的数字集成电路 TTL、CMOS、ECL
▪ 部分译码器：若译码器输入的编码是一位 BCD码，则不是输入取值的所有组合都有意 义，此时只需要与输入BCD码相对应的十个 译码输出端，这种译码器称为部分译码器。
数字设计第2章
33
1．3线－8线译码器74138
❖ 74138是3位自然二进制编码的全译码器。
▪ 使能输入：只有当G1G2AG2B100时，该译码器才使能。
比较器分类：
▪ 半比较器：只能比较2个一位二进制数的比较器。 ▪ 全比较器：比较2个一位二进制数。当它们相等时，全比
较器的比较结果由低位送来的比较结果决定。
数字设计第2章
24
1. 4位二进制数比较器7485
❖ 7485是采用并行比较结构的4位二进制数比较器
数字设计第2章
25
❖ 功能表用于描述芯片功能。
4. 功耗 ：逻辑电路消耗的电源功率
❖ 静态功耗：电路的输出状态不变时的功率损耗。
❖ 动态功耗：电路状态变化时产生的功耗。
❖ 低速电路的功耗以静态功耗为主；高速电路的 功耗以动态功耗为主。
数字设计第2章
10
5. 时延
❖ 时延tpd ，就是从输入信号达到电路输入端，到 相应的输出信号出现在电路输出端之间所需要 的时间。
数据分配器用于将一路输入信号分配到 不同的输出通道。
数字设计第2章
41
1．8选1数据选择器74151
数字设计第2章
42
2．数据选择器的扩展 3．数据分配器
数字设计第2章
43
数字设计第2章
44
பைடு நூலகம்.3 组合型可编程逻辑器件
可编程逻辑器件中集成了大量的逻辑门、 连线、记忆单元等电路资源，这些电路 资源的使用由用户通过计算机编程方式 加以确定。
OHMIN
VNH=1 .05 V
VIHMI=N 3 .85 V
VIHMI=N 2 .0V VTH=1 .5V
VILMA=X 0 .8V
VNH
VNL GN D
V =2.4V VTH=2.5V OHMIN
VNH=0 .4V VNL=0 .3V VILMA=X 1 .35 V
V =0.5V OLMAX
(c)
2. 噪声容限
❖ 低电平输入时的噪声容限VNL =VOFF－VOLMAX ❖ 高电平输入时的噪声容限VNH =VOHMIN－VON
VIH VIHMIN
VTH VILMAX
VIL
(a)
VCC VNH
VOH VOHMIN
VNL
VOLMAX VOL
GN D
(b)
VCC=5 V
VCC=5 V V =4.9V
▪ 通用阵列逻辑（GAL）
▪ 复杂可编程逻辑器件（CPLD） ▪ 现场可编程门阵列（FPGA） 复杂PLD
编码器分类：
▪ 2n线－n线编码器（二进制编码器） ▪ BCD码编码器（十进制编码器）
数字设计第2章
28
1. 2n线－n线编码器
❖ 以基本的8线－3线编码器为例
输出函数表达式
❖ 存在问题：
▪ 没有键被按下（即编码输入全为0）时，编码输出为 “000”，无法与I0＝1的编码输入相区别。
▪ 若同时有多个键被按下（即有多个编码输入端同时为1）， 编码输出将出现混乱。
数字设计第2章
15
3. 漏极（集电极）开路输出结构
❖ 使用漏极开路门时，必须在输出端Z外接一个负载电阻 RL，上拉到一个正电源VCC。改变上拉电源，可以改变输 出电平，使之适用于逻辑电平不同的器件系列的互联。
❖ 多个漏极开路逻辑门的输出端可以直接连在一起，实现 所谓的“线与逻辑”。
数字设计第2章
ZABCD
❖ 实现两个1位二进制数相加的电路称为半加器
数字设计第2章
19
2. 全加器
❖ 带有低位进位输入的一位加法器
数字设计第2章
20
3．串行加法器
❖ 串行加法器：将n个一位全加器级联，得到两个 n位二进制数的加法电路。
▪ 串行加法器时延较大，电路的工作速度较慢。
数字设计第2章
21
4．先行进位4位二进制全加器7483/283
» 试灯模式检验LED是否正常，各段全亮，与数据输入无关。
▪ 利用RBI和RBO实现多位十进制数码显示器中熄灭多余0的电路
数字设计第2章
39
4．译码器的扩展和应用
❖ 译码器的扩展 ❖ 译码器用于计算机中的地址译码
数字设计第2章
40
五、数据选择器和数据分配器
数据选择器用于从多路输入信号中选择 一路信号输出。
图2－5 输入、输出电平和噪声容限示意图 (a) 一般关系； (b) 典型TTL； (c) 典型CMOS
VNL=1 .25 V
GN D
V =0.1V OLMAX
数字设计第2章
9
3. 输出驱动能力
❖ 高电平输出电流IOH ❖ 低电平输出电流IOL ❖ 扇出系数NO
▪ 逻辑电路在正常工作条件下，一个输出端可以同时驱 动同系列逻辑电路输入端数目的最大值。
46
1．PLD中连接的表示方法
数字设计第2章
47
2．基本逻辑门的PLD表示法
数字设计第2章
48
3．与－或阵列图
❖ PLD中的与门被组织成与阵 列结构，或门被组织成或阵 列结构，与门输出的乘积项 在或阵列中求和。
❖ 图2－38是一个用与－或阵 列表示的电路图，与阵列是 固定的，四个与门实现了A、 B两个变量的四个最小项； 或阵列是可以编程的。
❖ CMOS集成电路使用注意事项
▪ 器件防静电包装 ▪ 人员和设备良好接地 ▪ 正确处理不用的输入端。
数字设计第2章
5
2. TTL逻辑门
❖ 74民品系列、54军品系列 ❖ 74系列中的子系列
❖ 74系列的发展和演变 ❖ TTL与CMOS的比较
▪ 电源电压：典型TTL（＋5V），CMOS（3～18V） ▪ 输出高电平：TTL（3.6V），CMOS（VDD－0.1） ▪ 逻辑摆幅和抗干扰能力：CMOS更好 ▪ 静态功耗：CMOS的静态功耗很低
数字设计第2章
6
3. ECL逻辑门
❖ 高速逻辑电路系列
❖ 特点
▪ ECL的基本逻辑门是“或/或非门”
▪ 早期ECL电路使用的单一负电源供电，输出低电平 为，高电平为，该电平与TTL和CMOS器件的逻辑 电平不兼容。新型ECL电路既可以采用、也可以采 用供电，方便了不同系列逻辑器件的互联。
▪ 强调高速度的ECL系列存在高功耗的缺点。
数字设计第2章
13
2. 三态输出结构
❖ 三态输出：逻辑电路的输出端不仅可以输出0 和1，还可以呈现高阻抗状态。
❖ 具有三态输出结构的非门的逻辑符号和真值表。
❖ 三态输出是一种独立于电路逻辑功能的输出结 构，不同逻辑功能的电路，可以根据需要设置
三态输出端。
数字设计第2章
14
❖ 三态总线
▪ 将多个三态输出端接在一起就构成了三态总线。 ▪ 三态门还能用于实现数据的双向传输。
数字设计第2章
2
一、集成逻辑门系列
1. CMOS逻辑门
❖ 最简单的集成逻辑门——CMOS非门
数字设计第2章
3
❖ CMOS与非门和或非门
数字设计第2章
4
❖ CMOS逻辑系列
▪ 4000系列 ▪ 74HC系列 ▪ 74HCT系列
❖ CMOS逻辑电路的特点
▪ 逻辑摆幅大，电路抗干扰能力强。 ▪ 静态功耗低。 ▪ 输入阻抗极大，驱动同类型逻辑门的能力强。 ▪ 容易因静电感应造成器件击穿而损坏。
数字设计第2章
29
2．8线－3线优先编码器74148
❖ 优先编码器:当多个编码输入信号同时有效时， 编码器仅对其中优先级最高的信号进行编码。
❖ 低电平有效：就是信号有效时为低电平。
数字设计第2章
30
❖ 会看MSI的功能表
▪ 编码输入 I7 ~ I0 ▪ 编码输出 A2A1A0 ▪ 使能输入 E I ▪ 使能输出 E O ▪ 组选择输出 G S
数字设计第2章
31
❖ 74148的级联扩展
3．BCD码编码器
❖ 图2－22可以用于实现各种BCD码编码器。
数字设计第2章
32
四、译码器
译码器执行与编码器相反的操作。
译码器分类：
▪ 全译码器：译码器输入的n位二进制代码有 2n种不同的取值，称为2n种不同的编码值。 若将每种编码分别译出，则译码器有个2n 译码输出端，这种译码器称为全译码器。
一、加法器
加法器是用于实现两个二进制数加法运算的电路。 加法器分类：
▪ 不考虑低位进位的2个一位二进制数相加的半加器 ▪ 考虑低位进位的2个一位二进制数相加的全加器 ▪ 实现2个多位二进制数相加的加法器 ▪ 实现两个十进制数相加的BCD码加法器 ▪ 带符号数加法器等。
数字设计第2章
18
1. 半加器
本节介绍PLD的基本结构和表示方法， 以及PLD在组合逻辑电路中的简单应用。
数字设计第2章
45
一、 PLD的一般结构与电路画法
PLD的基本结构中，包括输入／输出缓冲电 路、与阵列和或阵列。与－或阵列是其主体， 任何逻辑函数都可以写成与－或表达式的形 式，通过与－或阵列实现函数功能。
数字设计第2章
▪ 共阴极七段显示器的段驱动为高电平有效，共阳极七段显 示器的段驱动是低电平有效。
数字设计第2章
36
❖ 七段显示译码器7448
▪ 功能：将8421BCD码变换为七段显示码，输出高电平有效。
数字设计第2章
37
数字设计第2章
❖ 函数F1和F2的表达式为
F 1(A ,B )A BA BA B m (0,1,3) F2(A ,B )A BA B m (1,2)
数字设计第2章
49
二、 组合型PLD
PLD的分类：
▪ 可编程只读存储器（PROM）
▪ 可编程逻辑阵列（PLA） ▪ 可编程阵列逻辑（PAL）
简单PLD（SPCD）
▪ ECL逻辑门的“或”输出端具有“线与”功能、 “或非”输出端具有“线或”功能
数字设计第2章
7
二、集成逻辑门的主要电气指标
1. 逻辑电平
❖ 电压传输特性
▪ 输入低电平VIL ▪ 关门电平VOFF ▪ 输入高电平VIH ▪ 开门电平VON ▪ 输出低电平VOL ▪ 输出高电平VOH
数字设计第2章
8
16
4. CMOS模拟信号传输门结构
❖ 当使能信号EN=1时，MOS管导通，A、B之间呈现 低阻通道,模拟信号（或数字信号）可以沿任意 方向传输（A→B或B→A）。当使能信号EN=0时， MOS管截止，沟道消失，A、B之间只有极低的漏 电流，相当于开关断开。
数字设计第2章
17
2.2 常用MSI组合逻辑模块
数字设计第2章
26
2．7485的级联扩展
❖ 7485的三个级联输入端用于连接低位芯片的三个 比较输出端，实现比较位数的扩展。
数字设计第2章
27
三、编码器
编码：将一组字符或信号用二进制代码 加以表示。
编码器：实现编码的数字电路，对于每 一个有效的输入信号，编码器输出与之 对应的一组二进制代码。
❖ 上升时延tpLH 下降时延tpHL 平均时延tpd tpd(tpHLtpLH)/2
数字设计第2章
11
6．不同系列逻辑门的性能比较
数字设计第2章
12
三、逻辑电路的其它输入、输出结构
1. 施密特触发器输入
❖ 典型逻辑门对输入电压在阈值电压附近的波动 敏感，容易造成输出错误。
❖ 施密特触发器输入结构采用两个不同的阈值电 压来克服输入电压的波动 。
数字设计第2章
22
❖ 7483/283的级联扩展
数字设计第2章
23
二、比较器
数值比较器用于比较两个数的大小，并给出“大 于”、“等于”和“小于”三种比较结果。
两个多位二进制数比较大小的方法：
▪ 从高位开始，逐位比较。 ▪ 高位不同，结果立现。 ▪ 高位相等，比较结果由低位的比较结果决定。 ▪ 当各位都对应相等时，则两个数完全相等。
38
▪ 7448的四种工作模式：字符显示、灭灯、灭0和试灯。
» 字符显示模式（功能表第一列为0～15对应的16行）显示16种字符， 其中输入为0000～1001时输出8421BCD码对应的字符0～9；输入 1010～1111时输出特殊字符。
» 灭灯模式就是强行熄灭所有LED。 » 灭0模式用于多位显示时关闭有效位之外多余的0的显示。
▪ 74138的译码输出信号低电平有效。 ▪ 74138输出了编码输入变量的所有最大项。
数字设计第2章
34
2．4线－16线译码器74154和BCD码译码器
❖ 74154是输出低电平有效的4线－16线全译码器。 ❖ 利用74154可以实现各种BCD码译码器。
数字设计第2章
35
3．七段显示译码器
❖ LED七段显示器
第2章 组合逻辑电路分析与设计
主要内容
集成逻辑门 常用MSI组合逻辑模块 组合型可编程逻辑器件 组合逻辑电路分析 组合逻辑电路设计 组合逻辑电路的VHDL描述 组合逻辑电路中的险象
数字设计第2章
1
2.1 集成逻辑门
数字集成电路的集成度分类
三类典型的数字集成电路 TTL、CMOS、ECL
▪ 部分译码器：若译码器输入的编码是一位 BCD码，则不是输入取值的所有组合都有意 义，此时只需要与输入BCD码相对应的十个 译码输出端，这种译码器称为部分译码器。
数字设计第2章
33
1．3线－8线译码器74138
❖ 74138是3位自然二进制编码的全译码器。
▪ 使能输入：只有当G1G2AG2B100时，该译码器才使能。
比较器分类：
▪ 半比较器：只能比较2个一位二进制数的比较器。 ▪ 全比较器：比较2个一位二进制数。当它们相等时，全比
较器的比较结果由低位送来的比较结果决定。
数字设计第2章
24
1. 4位二进制数比较器7485
❖ 7485是采用并行比较结构的4位二进制数比较器
数字设计第2章
25
❖ 功能表用于描述芯片功能。
4. 功耗 ：逻辑电路消耗的电源功率
❖ 静态功耗：电路的输出状态不变时的功率损耗。
❖ 动态功耗：电路状态变化时产生的功耗。
❖ 低速电路的功耗以静态功耗为主；高速电路的 功耗以动态功耗为主。
数字设计第2章
10
5. 时延
❖ 时延tpd ，就是从输入信号达到电路输入端，到 相应的输出信号出现在电路输出端之间所需要 的时间。
数据分配器用于将一路输入信号分配到 不同的输出通道。
数字设计第2章
41
1．8选1数据选择器74151
数字设计第2章
42
2．数据选择器的扩展 3．数据分配器
数字设计第2章
43
数字设计第2章
44
பைடு நூலகம்.3 组合型可编程逻辑器件
可编程逻辑器件中集成了大量的逻辑门、 连线、记忆单元等电路资源，这些电路 资源的使用由用户通过计算机编程方式 加以确定。
OHMIN
VNH=1 .05 V
VIHMI=N 3 .85 V
VIHMI=N 2 .0V VTH=1 .5V
VILMA=X 0 .8V
VNH
VNL GN D
V =2.4V VTH=2.5V OHMIN
VNH=0 .4V VNL=0 .3V VILMA=X 1 .35 V
V =0.5V OLMAX
(c)
2. 噪声容限
❖ 低电平输入时的噪声容限VNL =VOFF－VOLMAX ❖ 高电平输入时的噪声容限VNH =VOHMIN－VON
VIH VIHMIN
VTH VILMAX
VIL
(a)
VCC VNH
VOH VOHMIN
VNL
VOLMAX VOL
GN D
(b)
VCC=5 V
VCC=5 V V =4.9V
▪ 通用阵列逻辑（GAL）
▪ 复杂可编程逻辑器件（CPLD） ▪ 现场可编程门阵列（FPGA） 复杂PLD
编码器分类：
▪ 2n线－n线编码器（二进制编码器） ▪ BCD码编码器（十进制编码器）
数字设计第2章
28
1. 2n线－n线编码器
❖ 以基本的8线－3线编码器为例
输出函数表达式
❖ 存在问题：
▪ 没有键被按下（即编码输入全为0）时，编码输出为 “000”，无法与I0＝1的编码输入相区别。
▪ 若同时有多个键被按下（即有多个编码输入端同时为1）， 编码输出将出现混乱。
数字设计第2章
15
3. 漏极（集电极）开路输出结构
❖ 使用漏极开路门时，必须在输出端Z外接一个负载电阻 RL，上拉到一个正电源VCC。改变上拉电源，可以改变输 出电平，使之适用于逻辑电平不同的器件系列的互联。
❖ 多个漏极开路逻辑门的输出端可以直接连在一起，实现 所谓的“线与逻辑”。
数字设计第2章
ZABCD
❖ 实现两个1位二进制数相加的电路称为半加器
数字设计第2章
19
2. 全加器
❖ 带有低位进位输入的一位加法器
数字设计第2章
20
3．串行加法器
❖ 串行加法器：将n个一位全加器级联，得到两个 n位二进制数的加法电路。
▪ 串行加法器时延较大，电路的工作速度较慢。
数字设计第2章
21
4．先行进位4位二进制全加器7483/283
» 试灯模式检验LED是否正常，各段全亮，与数据输入无关。
▪ 利用RBI和RBO实现多位十进制数码显示器中熄灭多余0的电路
数字设计第2章
39
4．译码器的扩展和应用
❖ 译码器的扩展 ❖ 译码器用于计算机中的地址译码
数字设计第2章
40
五、数据选择器和数据分配器
数据选择器用于从多路输入信号中选择 一路信号输出。
图2－5 输入、输出电平和噪声容限示意图 (a) 一般关系； (b) 典型TTL； (c) 典型CMOS
VNL=1 .25 V
GN D
V =0.1V OLMAX
数字设计第2章
9
3. 输出驱动能力
❖ 高电平输出电流IOH ❖ 低电平输出电流IOL ❖ 扇出系数NO
▪ 逻辑电路在正常工作条件下，一个输出端可以同时驱 动同系列逻辑电路输入端数目的最大值。
46
1．PLD中连接的表示方法
数字设计第2章
47
2．基本逻辑门的PLD表示法
数字设计第2章
48
3．与－或阵列图
❖ PLD中的与门被组织成与阵 列结构，或门被组织成或阵 列结构，与门输出的乘积项 在或阵列中求和。
❖ 图2－38是一个用与－或阵 列表示的电路图，与阵列是 固定的，四个与门实现了A、 B两个变量的四个最小项； 或阵列是可以编程的。
❖ CMOS集成电路使用注意事项
▪ 器件防静电包装 ▪ 人员和设备良好接地 ▪ 正确处理不用的输入端。
数字设计第2章
5
2. TTL逻辑门
❖ 74民品系列、54军品系列 ❖ 74系列中的子系列
❖ 74系列的发展和演变 ❖ TTL与CMOS的比较
▪ 电源电压：典型TTL（＋5V），CMOS（3～18V） ▪ 输出高电平：TTL（3.6V），CMOS（VDD－0.1） ▪ 逻辑摆幅和抗干扰能力：CMOS更好 ▪ 静态功耗：CMOS的静态功耗很低
数字设计第2章
6
3. ECL逻辑门
❖ 高速逻辑电路系列
❖ 特点
▪ ECL的基本逻辑门是“或/或非门”
▪ 早期ECL电路使用的单一负电源供电，输出低电平 为，高电平为，该电平与TTL和CMOS器件的逻辑 电平不兼容。新型ECL电路既可以采用、也可以采 用供电，方便了不同系列逻辑器件的互联。
▪ 强调高速度的ECL系列存在高功耗的缺点。
数字设计第2章
13
2. 三态输出结构
❖ 三态输出：逻辑电路的输出端不仅可以输出0 和1，还可以呈现高阻抗状态。
❖ 具有三态输出结构的非门的逻辑符号和真值表。
❖ 三态输出是一种独立于电路逻辑功能的输出结 构，不同逻辑功能的电路，可以根据需要设置
三态输出端。
数字设计第2章
14
❖ 三态总线
▪ 将多个三态输出端接在一起就构成了三态总线。 ▪ 三态门还能用于实现数据的双向传输。
数字设计第2章
2
一、集成逻辑门系列
1. CMOS逻辑门
❖ 最简单的集成逻辑门——CMOS非门
数字设计第2章
3
❖ CMOS与非门和或非门
数字设计第2章
4
❖ CMOS逻辑系列
▪ 4000系列 ▪ 74HC系列 ▪ 74HCT系列
❖ CMOS逻辑电路的特点
▪ 逻辑摆幅大，电路抗干扰能力强。 ▪ 静态功耗低。 ▪ 输入阻抗极大，驱动同类型逻辑门的能力强。 ▪ 容易因静电感应造成器件击穿而损坏。
数字设计第2章
29
2．8线－3线优先编码器74148
❖ 优先编码器:当多个编码输入信号同时有效时， 编码器仅对其中优先级最高的信号进行编码。
❖ 低电平有效：就是信号有效时为低电平。
数字设计第2章
30
❖ 会看MSI的功能表
▪ 编码输入 I7 ~ I0 ▪ 编码输出 A2A1A0 ▪ 使能输入 E I ▪ 使能输出 E O ▪ 组选择输出 G S
数字设计第2章
31
❖ 74148的级联扩展
3．BCD码编码器
❖ 图2－22可以用于实现各种BCD码编码器。
数字设计第2章
32
四、译码器
译码器执行与编码器相反的操作。
译码器分类：
▪ 全译码器：译码器输入的n位二进制代码有 2n种不同的取值，称为2n种不同的编码值。 若将每种编码分别译出，则译码器有个2n 译码输出端，这种译码器称为全译码器。
一、加法器
加法器是用于实现两个二进制数加法运算的电路。 加法器分类：
▪ 不考虑低位进位的2个一位二进制数相加的半加器 ▪ 考虑低位进位的2个一位二进制数相加的全加器 ▪ 实现2个多位二进制数相加的加法器 ▪ 实现两个十进制数相加的BCD码加法器 ▪ 带符号数加法器等。
数字设计第2章
18
1. 半加器
本节介绍PLD的基本结构和表示方法， 以及PLD在组合逻辑电路中的简单应用。
数字设计第2章
45
一、 PLD的一般结构与电路画法
PLD的基本结构中，包括输入／输出缓冲电 路、与阵列和或阵列。与－或阵列是其主体， 任何逻辑函数都可以写成与－或表达式的形 式，通过与－或阵列实现函数功能。
数字设计第2章