静态时序分析的背景

静态时序分析的背景

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高性能集成电路通常根据其工作的时钟频率来描述其特性。评定一个集成电路在特定速度上的工作能力要求能够在设计过程中测量它在几个处理阶段上的延时。此外，计算延时必须在设计的不同阶段与时序优化相结合，例如逻辑综合、版图设计（布局和布线），以及在设计周期后期进行的适当优化。尽管这样的时序测量在理论上能够使用仿真来实现，但仿真的方法在实际使用中非常耗时。静态时序分析在快速而又精确地测量电路时序方面扮演着重要的角色。简化的时序模型使得静态时序分析的速度相对较快，但静态时序分析在考虑信号间逻辑交互的影响方面受到了一定的限制。

目录

[隐藏]

∙ 1 动态仿真存在的缺陷

∙ 2 静态时序分析的优点

∙ 3 静态时序分析的缺点

∙ 4 静态时序分析的应用

o 4.1 基于静态时序分析的Sign-Off

动态仿真存在的缺陷

传统上，人们使用动态仿真来验证整个设计或部分设计的功能和时序。动态时序仿真需要专门设计的仿真向量来检验设计中的时序关键路径和时序信息。这种方法根据芯片的动态时序行为使用输入向量来检验功能路径。基于动态仿真的方法既能够验证设计的功能也能够验证设计的时序，这是一种非常流行的时序验证策略。

当今，设计人员在整个设计周期中需要花费50%的时间来执行设计的功能和时序验证。设计人员必须为验证创建独立时序向量和功能向量。创建能够彻底地检验设计中每一条路径的时序向量是非常困难的。随着设计尺寸和复杂性的增加，并且由于上市时间的压力导致整个设计计划缩短，向量产生问题逐渐爆发出来。现存的仿真工具并没有足够的性能和能力对几百万门的设计进行完整的时序

仿真。更大设计的出现以及庞大的向量集合使得动态仿真在设计流中成为一个严重的瓶颈。

上市时间的压力、芯片的复杂度、传统仿真器速度和能力上的限制都促进了时序分析技术向静态时序分析技术迁移。

静态时序分析的优点

静态时序分析（STA）是分析、调试并确认一个设计的时序性能的比较彻底的方法。它是通过将整个设计分解成路径的集合来实现这一点的。STA计算设计中每一条路径的延时并根据时序断言检查任何可能的冲突。而在动态仿真中，为了达到相同的分析覆盖率所需的仿真向量是极其庞大的（也是不能完成的），这

是STA相较于动态仿真的主要优点。由于

况下它非常快速并且能够适应非常大的设计。STA能够显著地降低只能通过动态仿真完成的任务的数量，静态时序验证意味着缩短了上市时间、提高了验证的生产率和完备性。

综上所述，STA的主要优点如下：

∙能够详尽地覆盖时序路径；

∙不需要测试向量；

∙执行速度快；

∙能够为时序冲突生成全面的报告；

∙能够完成使用仿真所不能实现的复杂分析，例如min/max 分析、组合环检测、自动地检测并消除无效路径；

静态时序分析的缺点

如上所述的静态时序分析的优点并不意味着STA能够完全替代动态仿真，静

的异步部分可能要求使用动态仿真，当然，任何混合信号的部分更是如此。静态时序分析的应用

基于静态时序分析的Sign-Off

Sign-off的过程包括将设计数据（网表、时序断言等）传递到硅片厂商，以便由其完成余下的设计步骤（例如使用厂商特定的工具进行版图设计）并完成设计的制造。在将设计数据交付给硅片厂商之前，设计人员需要执行所有必要的步骤（例如制版前的时序收敛）。接下来，硅片厂商在制造前执行所有必要的验证步骤（例如制版后的时序收敛）。

动态仿真曾经是硅片厂商用来时序验证的最流行的工具。随着硅片厂商逐渐转向将静态时序分析作为设计制版前后时序Sign-off的首选工具，这种状况发生了快速的变化。这就要求设计人员将静态时序约束和时序报告而不是时序向量、测试平台和仿真器输出传递到逻辑厂商。逻辑厂商的挑战是开发一个详尽的静态时序Sign-off规程，以便获得与基于动态仿真的Sign-off流程相同甚至更高的信心。这就意味着逻辑厂商能够确保硅片不会出现时序方面的问题。

取自

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