华科_HUST_微机原理_类MIPS单周期微处理器设计_实验报告

微机原理实验报告

学号

姓名华中科技大学

专业通信1301

指导教师罗杰

院（系、所）电信学院

类MIPS单周期微处理器设计

一．实验目的

1.了解微处理器的基本结构。

2.掌握哈佛结构的计算机工作原理。

3.学会设计简单的微处理器。

4.了解软件控制硬件工作的基本原理。

二．实验任务

利用HDL语言，基于Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。

（1）支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令

（2）支持基本的内存操作如lw，sw指令

（3）支持基本的程序控制如beq，j指令

三．各模块实现原理

1.指令存储器设计

指令存储器为ROM类型的存储器，为单一输出指令的存储器。设置一个程序计数器指针PC指向指令存储器，当时钟上升沿到来时，取出PC所指的指令，当时钟的下降沿到来时，修改PC的值，使其指向下一条要执行的指令。因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。在本实验中调用ISE提供的IP核进行设计，设定的指令存储器大小为128字。

指令存储器模块在顶层模块中被调用。输入为指令指针（PC）与时钟信号（clkin），输出为32位的机器指令，并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进行相应的处理。

2.数据存储器设计

数据存储器为RAM类型的存储器，并且需要独立的读写信号控制。因此其对外的接口为clk、we、datain、addr；输出信号为dataout。当时钟上升沿到来时，如果写信号（we）为真，根据addr所表示的地址找到对应的存储单元，并将输入的数据（datain）写到对应的存储单元中；如果写信号为假，则根据addr所表示的地址，将对应存储单元的数据送到输出端（dataout）。在本实验中调用ISE提供的IP核进行设计，设定的数据存储器大小为64字。

数据存储器模块在顶层模块中被调用。输入的时钟信号来自于顶层模块的clkin，addr 信号来自于ALU单元的输出端（对基地址与偏移量执行加操作），datain来自于寄存器组的第二个数据输出端（Rtdata），而控制信号we则来自于控制器对指令的译码。输出数据dataout通过一个选择器（MUX3）决定是否写入到相应的寄存器。

3.寄存器组设计

寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能够写入，因此该模块的输入为clk、RegWriteData、RegWriteAddr、RegWriteEn、RsAddr、RtAddr 和reset，输出信号为RsData和RtData。由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器数据。另外，当RegWriteEn

信号有效时，数据应该写入RegWriteAddr寄存器，并且每次复位时所有寄存器都清零。

寄存器组模块在顶层模块中被调用。clk信号来自于顶层模块的clkin，reset信号来自于顶层模块的reset，RegWriteData来自于ALU单元的运算结果输出端或者是数据存储器的输出端（通过一个选择器MUX3进行选择），RegWriteAddr、RsAddr、RtAddr来自于指令的对应位，RegWriteEn来自于控制器对指令的译码。输出信号Rsdata与Rtdata则分别来自于Rsaddr与Rtaddr对应的寄存器。

代码如下：

module regFile(

input clk,

input reset,

input [31:0] regWriteData,

input [4:0] regWriteAddr,

input regWriteEn,

output [31:0] RsData,

output [31:0] RtData,

input [4:0] RsAddr,

input [4:0] RtAddr

);

reg[31:0] regs[0:31];

assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];

assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];

integer i;

always @(posedge clk)

begin

if(!reset)

begin

if(regWriteEn==1)

begin

regs[regWriteAddr]=regWriteData;

end

end

else

begin

for(i=0;i<31;i=i+1)

regs[i]=0;

regs[31]=32'hffffffff;

end

end

endmodule

4.ALU设计

在这个简单的MIPS指令集中，微处理器支持的add、sub、and、or和slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw和lw也需要通过ALU单元计算存储器

地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。所有这些指令包含的操作为加、减、与、或和小于设置5钟不同的操作。

该模块根据输入控制信号对输入数据进行相应的操作，并获得输出结果以及零标识，由于MIPS处理器ALU单元利用4根输入控制信线的译码决定执行何种操作，于是该操作的输入接口为input1、input2和aluCtr，输出端口为zero和aluRes。

ALU模块在顶层模块被调用。input1来自于寄存器组模块输出信号Rsdata，input2来自于寄存器组模块输出信号Rtdata或者是立即数符号扩展模块的输出信号（通过一个选择器MUX2进行选择），aluCtr来自于aluctr模块的输出端。aluRes与zero为ALU单元的运算结果，其中zero主要用于beq指令。

代码如下：

module ALU(

input [31:0] input1,

input [31:0] input2,

input [3:0] aluCtr,

output [31:0] aluRes,

output zero

);

reg zero;

reg[31:0] aluRes;

always @(input1 or input2 or aluCtr)

begin

case(aluCtr)

4'b0110:

begin

aluRes=input1-input2;

if(aluRes==0)

zero=1;

else

zero=0;

end

4'b0010:

aluRes=input1+input2;

4'b0000:

aluRes=input1&input2;

4'b0001:

aluRes=input1|input2;

4'b1100:

aluRes=~(input1|input2);

4'b0111:

begin

if(input1

aluRes = 1;