时序逻辑电路分析与设计(2)

DSR
Q 1D C1 R
Ci-1
Ci
xi yi
FA Si
清零 置数 移出(1)(2)
加 移进（3）
n+1位移存器 串行
(3)
输出
n+1
并行
Z 输出
(2) 串行累加器
Xn
n
置数 n位移存器 (1)
Q 1D C1 R
Ci-1
Ci
xi yi
FA Si
移位 脉冲
清零
清零
（1）置数 （1）移位进（2） （1）再置数
以由T触发器构成的四位同步二进制加法计数器为例进 行讨论.
四位二进制加法计数器波形图
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CLK
Q0
01 0 1 0 1 0 1 0 1 0 1 0 1 0 10
Q1
00 1 1 0 0 1 1 0 0 1 1 0 0 1 10
(1) 单向移位寄存器
a) 串入---串/并出单向移存器
Q0
Q1
Vi 串行输入
1D Q C1 F0
1D Q C1 F1
Q2
1D Q C1 F2
Q3
1D Q C1 F3
串行V0
输出
CP 移位脉冲
问题：若输入10110111，经过几个CP后可在VO
收到完整数据？5个CP后四个触发器的状态？
CP
各触发器初态
CP SD 移位 & 脉冲
接收
D0
D1
D2
D3
工作原理： 1) 串行输入
V0 串行 输出
R Q 1D
C1 S
R Q 1D
C1 S
R Q 1D
C1 S
R Q 1D
C1 S
1 RD
Vi 串行 输入
1 SD
&
1 SD
&
1 SD
&
1 SD
&
移C位P 脉冲
接收
0
D0
D1
D2
D3
2) 并行输入 : ① 清零 ② 接收(以D0D1D2D3=1010为例)
D2
3,4D
D3
3,4D
Q2 Q3
DSL 2,4D
74194(1)
SRG4
}0
1
M
0 3
C4
1→/2←
R
DSR
D4 D5
1,4D 3,4D
3,4D
Q4 Q5
D
3,4D
Q6
6D7
3,4D
Q7
DSL
2,4D
74194(2)
(1) 串行加法器
Xn
n
n位移存器 (1)
DSR
n Yn
置数 移位 脉冲 清零
n位移存器 (2)
移位，加
并行
Z 输出
n
n位移存器
串行
(2)
输出
11.1.2 计数器
计数器功能: 统计输入脉冲的个数.
计数器除了直接用于计数外,还可以用于定时器、分频 器、程序控制器、信号发生器等多种数字设备中.
计数器分类： A：同步计数器；异步计数器。 B：二进制计数器；非二进制计数器。
1. 同步二进制计数器 1) 电路组成和逻辑功能分析
CP
C4
1→/2←
RD
R
RD SA SB CP 0× ××
1 0 0↑ 1 0 1↑
1 1 0↑ 1 1 1↑
功能 清零 保持 右移 左移 并行置数
DSR
1,4D
D0
3,4D
Q0
D1
3,4D
Q1
D2
3,4D
Q2
D3
3,4D
DSL
2,4D
Q3
74194
注意： 清零为异步； 置数为同步。
练习：试分析电路状态转换图，设初始状态为0000
RD CP d Qn+1 Qn+1 0 ×× 0 1 1 ↑1 1 0 1 ↑0 0 1 1 0 × Qn Qn
CP
C1
RD
R
d1 1D
Q1 Q1
d2
Q2 Q2
d3
Q3 Q3
d4
Q4 Q4
② 具有三态输出的四位缓冲数据寄存器(74173)
RD M N G1 G2
CP
R & EN
& C1
d1
1D ▽
时序电路分类： 根据存储单元的状态改变是否在统一的时钟脉冲控制
下同时发生来分：同步时序电路； 异步时序电路。
根据输出信号的特点来分：
米里(Mealy)型：输出信号不仅仅取决于存储电路的状 态，而且还取决于外部输入信号。
摩尔(Moore)型：输出信号仅仅取决于存储电路的状态， 而和该时刻的外部输入信号无关。
11.1 MSI构成的时序逻辑电路 11.1.1 寄存器和移位寄存器
1. 寄存器 寄存器用途: 暂时存放二进制数码.
① 4位D触发器寄存器(74175)
d1
1D Q Q1
C1
R
Q
Q1
d2
1D Q Q2
C1
R
Q
Q2
d3
1D Q Q3
C1
R
Q
Q3
d4 CP 1
1D Q Q4
C1
R
Q
Q4
RD
1
输入
输出
10 RD
01 R
V0
Q 1D
串行
输出
C1
S
0R
Q 1D
C1 S
01 R
Q 1D
C1 S
0R
Q 1D
C1 S
Vi 串行 输入
10
SD
&
1
SD
&
10 SD &
1
CP
SD
&
移位 脉冲
1
0
1
0 10 接收
D0
D1
D2
D3
(2) 双向移位寄存器
多功能双向移位寄存器74194
SRG4
SB SA
}0
1
M
0 3
Q1
d2
Q2
d3
Q3
d4
Q4
：为缓冲器符号； ： 三态符号。
74173功能表
RD CP G1 G2 M N Q1 Q2 Q3 Q4 1 × × ×0 0 0 0 0 0
0
0 0 0 0 d1 d2 d3 d4
0
1 × 0 0 Q1 Q2 Q3 Q4
0
× 1 0 0 Q1 Q2 Q3 Q4
×
1× ×1
1 SB 0 SA
74194
SRG4
}0
1
M
0 3
CLK
1
C4 1→/2←
R
1 DSR 1,4D
Q0
3,4D
3,4D
Q1
3,4D
Q2
3,4D
Q3
2,4D
h
14
用两片74194接成八位双向移位寄存器
SRG4
SB SA
}0
1
M
0 3
CP
C4
1→/2←
RD
R
DSR
1,4D
D0
3,4D
D1
3,4D
Q0 Q1
Vi 1
0
1
1
为0, Vi依次输入
Q0 0
1
0
1
1
1→0→1→1时的 Q1 0 0
1
0
1
波形图
Q2 0
0
0
1
0
Q3 0
0
0
0
1
b) 串/并入---串出单向移存器
V0 串行 输出
F0
R Q 1D
C1 S
F1
R ຫໍສະໝຸດ Baidu 1D
C1 S
SD
&
F2
R Q 1D
C1 S
SD
&
F3
R Q 1D
C1 S
SD
&
RD
Vi 串行 输入
第11章 时序逻辑电路的分析与设计
时序电路的框图：
X 外部输入信号
组合电路
Z 外部输出信号
状态信号 Q
存储电路
W 驱动信号
描述时序电路的三组方程：
输出方程: 驱动方程: 状态方程:
Z(tn)=F[X(tn),Q (tn)] W(tn)=G[X(tn),Q (tn)] Q(tn+1)=H[W(tn),Q (tn)]
Z
2. 移位寄存器 功能: 存放代码; 移位.
分类:
1) 按移位方向分类: ① 单向移位寄存器;
2)
②双向移位寄存器.
2) 按输入输出的方式分类:
① 串入---串出;
②串入---并出;
③ 并入---串出; 移位寄存器组成:
④ 并入---并出.
移位寄存器中的存储电路可用时钟控制的无空翻的D、 RS或JK触发器组成。
Q2
00 0 0 1 1 1 1 0 0 0 0 1 1 1 10