BBU时钟同步方案

1.1目前BBU采用的时钟同步方案

在NodeB 的BBU时钟同步方案应用中，目前产品中采用方案如下：

图1目前BBU时钟同步方案

关键需求：

1.频率同步要求：0.05ppm

2.相位同步要求：1.5us

基本原理：

通过使用GPS等稳定特性好的时钟源来校准精度较高的本地时钟，可以将GPS的长期稳定特性与本地时钟晶振的短期稳定特性很好的结合起来，为整个系统提供可靠的系统时间和工作时钟，保证系统的频率同步和相位同步要求。

组成：

频率合成：本方案中频率合成指的是将OCXO输出的10MHZ的时钟进行变频，转换成系统时钟（目前系统时钟频率为20.48MHZ），这部分功能是采用专用的数字频率合成芯片DDS（AD9851）来完成的；方案中共用到了两路DDS，其中的一路频率合成电路（DDS1）的输出（20.48MHz）作为同步算法的高频参考时钟输入到FPGA，在FPGA内部经过DCM模块变成高频时钟（200MHz左右）；另一路频率合成电路（DDS2）的输出（20.48MHz）经过驱动电路后输出到背板提供给各个单板使用，由于输出到背板的时钟需要实时跟踪主用板输出时钟的相位，所以会实时调节这一路AD9851（DDS2）输出信号的相位。而另一路AD9851（DDS1）的输出相位不作任何调整，这样就保证了同步算法的正确性。

OCXO的频率调整电路：OCXO的输出频率会受环境温度、负载、电源的影响，而

且OCXO自身也会老化。为了保证OCXO输出时钟的精度需要根据实际情况调整OCXO 的输出频率。OCXO有时钟频率调整端，此管脚的电压值将直接控制OCXO的输出频率。

DA变换在本板中的作用是产生OCXO的频率控制电压，CPU经过时钟算法处理后推算出OCXO的频率与GPS的时钟相比的误差，结合OCXO的频率调整范围以及预计调整的频率值，推算出应该设定的频率控制电压；知道了OCXO的频率控制电压后，再结合DA转换器的工作范围，就可以推算出DA转换器要设定的数字量。

FPGA：DDS2输出的20.48MHZ时钟信号通过分频产生PP2S信号。记录1pps间的204.8Mhz时钟频率误差以及1pps和PP2S的相位差提供给CPU完成时钟同步算法。配置DA、DDS。

CPU：完成时钟同步算法。时钟同步模块类似锁相环，同步算法相当于鉴相器（部分）和低通滤波器。同步算法根据时钟参考源锁定状态下提供的1PPS信号来调整本板时钟（通常为压控恒温晶振OCXO），使得本板输出的PP2S信号的频率满足要求，且相位与1PPS 相位严格对齐。

GPS接收机：提供基站系统同步所需的时间；提供1pps作为时钟同步的常稳参考源。

方案优点：设计思路简单，通过CPU和FPGA共同来完成时钟同步算法，不仅实现了对频率的校准同时保证相位同步，时钟同步算法自主开发，可维护性强。

方案缺点：受OCXO的频率调整范围限制。由于需要对OCXO进行频率调整，一旦OCXO的频率调整范围超出了时钟同步算法设定的频率调整范围，将无法进行频率校准，必须更换OCXO。

设计难点：时钟同步算法是本方案的设计难点，特别是失锁后的保持算法。

1.2基于AD9548的时钟同步方案

基于AD9548的时钟同步方案框图如下：

图2基于AD9548的时钟同步方案

关键需求：

1.频率同步要求：0.05ppm

2.相位同步要求：1.5us

基本原理：

GPS等稳定特性好的时钟源作为数字锁相环的参考源，数字锁相环来产生校准后的

高精度的系统时钟，通过系统时钟分频产生与1PPS同步的PP2S，从而保证系统的频率同步和相位同步要求。

组成：AD9548内部的DPLL完成对同步参考的锁定并输出20.48MHz的系统时钟，系

统同步信号PP2S由CPLD来产生。该方案中CPU仅对AD9548的配置，不需要完成时钟同

步的算法，节省了CPU的资源开销。另外FPGA关于时钟算法部分的功能也可以省略，由AD9548来实现，这样方案中也去掉了FPGA。同时也不需要DDS电路、DA电路。

数字锁相环：

ADI公司新推出的一款数字时钟锁相环芯片AD9548，该器件能够产生与外部输入参考同步的时钟。特点如下：

1.支持多个外部输入参考源，能够实现多个参考源的无缝切换。该特性有利于现在

BBU产品中支持多种时钟参考源（GPS、北斗、1588）间的无缝切换要求的实现。

2.输入参考源的频率范围为1Hz到750MHz。该特性满足我们应用中输入参考源为

1PPS的要求。

3.输出时钟频率范围为0到450MHz。

4.支持多路时钟输出，可以是LVDS/LVPECL或单端CMOS。

5.对参考时钟的频率精度要求低。该特性可以降低对OCXO的频率精度的要求，有

利于降低成本。

6.支持输入参考源失锁后进入保持模式，保证输出时钟不丢失。

7.集成度高，该芯片内部集成了时钟倍频器，参考监测和选择电路，DPLL，DAC，

时钟分配电路及配置电路等。其外围电路比较简单。这大大减少了成本并缩小了板卡体积。

图 3 AD9548的功能框图

方案优点：集成度高，可以减少DDS、DA等相关电路，降低系统器件成本，减少板卡体积。由于OCXO仅是AD9548的参考时钟，不需要进行频率调节，因此不受OCXO 频率调整范围的影响，降低了对OCXO的要求。

方案缺点：由于AD9548刚推出不久，测试中仍能发现一些bug，AD9548仍在改进中。一旦AD9548出现某些无法规避的问题，只能等待厂商解决，可维护性差。

设计难点：

1.配置DPLL（AD9548）合适参数保证其稳定工作。

2.相位同步实现机制，PP2S实现机制与以前不同，由于AD9548仅实现了频率

同步的要求，相位同步仍需要产生同步信号PP2S的机制来实现，因此需要重

点考虑。

3.失锁后的相位同步指标的实现，即保持算法。