基于压控振荡器(VCO)的高性能锁相环(PLL)设计

基于压控振荡器（VCO）的高性能锁相环（PLL）设计

简介锁相环(PLL)是现代通信系统的基本构建模块。PLL 通常用在无线电

接收机或发射机中，主要提供本振(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数(A/D)转换的时钟源。

随着集成电路加工中功能器件的尺寸缩小，器件电源电压也呈下降趋势，包括PLL 和其它混合信号功能所用的电源。然而，PLL 的关键元件压控振荡器(VCO)的实用技术要求并未随之大幅降低。许多高性能VCO 设计仍然采用分立电路来实施，可能要求高达30 V 的电源电压。这就给当今的PLL 或RF 系统设计师提出了挑战：低压PLL IC 如何与高压VCO 实现接口。电平转换接口通常利用有源滤波电路来实施，这将在下文讨论。本文将分析说明PLL 的基本原理，考察采用高压VCO 的PLL 设计的当前技术水平，讨论典型架构的利弊，并介绍高压VCO 的一些替代方案。

PLL 基本原理锁相环（图1）是一个反馈系统，其中相位比较器或鉴相器驱动反馈环路中的VCO，使振荡器频率（或相位）精确跟踪所施加的参考频率。通常需要用滤波电路，对正/负误差信号求积分并使之平坦，以及提高环路稳定性。反馈路径中常包含分频器，使输出频率（VCO 的范围内）为参考频率的倍数。分频器的频率倍数N 可以是整数，也可以是小数，PLL 相应地称为整数

N 分频PLL 或小数N 分频PLL。

图1. 基本锁相环

PLL 是负反馈控制环路，因此达到均衡时，频率误差信号必须为零，以便在VCO 输出端产生精确且稳定的频率N 乘以FREF。

PLL 有多种实施方法，根据所需频率范围、噪声和杂散性能以及物理尺寸，可以采用全数字式、全模拟式或混合电路。目前，高频（或RF）PLL 的常用