数字电路(时序)1

当S 、R 返回1时， Q 不定
7.4 集成触发器 S-R锁存器的特性真值表 表明触发器在输入信号作用下，下一稳定状 态Q n＋1与原稳定状态（现态）Q n的关系。
S 1 0 1 0
R 1 1 0 0
Qn+1 Qn 1 0 1#
Q n +1 Qn 0 1 1#
说明 保持原状态 置位 复位 #禁用
Q1 0 0 1 1 0 0 1 1 0
001
Q0 0 1 0 1 0 1 0 1 0
010
29
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 计数总的个数（称模）为
M = 23 = 8
可以表示数的范围为0～7
在状态循环中，Q2Q1Q0的取值是按二进制数递增的，并 且计数器内部各个触发器的时钟输入和外部时钟是非同步 的，故称异步二进制加法计数器
17
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路
7.5.1 时序逻辑电路的分析
时序逻辑电路的分析就是根据给定的时序逻辑电路图， 分析出该电路的逻辑功能。 分析的一般步骤：
功能 方程 描述 功能 直观 描述
（1）从给定的逻辑图中，写出每个触发器的驱动方 程、时钟方程（异步电路）及电路的输出方程。 （2）求电路的状态方程。 （3）根据状态方程和输出方程列出状态转换表。 （4）根据状态表画出完整的状态图或时序图。 （5）根据状态图分析电路的逻辑功能。
n n = (Q1nQ0 ) ⊕ Q2
19
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 （3）求状态转移表
n+1 n Q0 = Q0
CP 初态 1 2
n 2
Q2 0 0 0 0 1 1 1 1 0
Q1 0 0 1 1 0 0 1 1 0
Q0 0 1 0 1 0 1 0 1 0 循环
7.4 集成触发器
例7.4.1 根据输入信号画出S-R触发器输
出端Q的波形。 解：
S
S 1 0 1 0 R 1 1 0 0
R
Qn+1 Qn 1 0 禁用
7
Chapter7 数字集成电路及其应用
7.4 集成触发器
基本触发器的工作特点：输入信号直接改变触发器的状态。 优点：线路简单。 缺点：对输入信号的取值有限制，使用不便。 基本RS触发器的应用 （1）构成除颤开关和存储二进制数。 （2）作为改进型触发器的基本电路。
10
Chapter7 数字集成电路及其应用
7.4 集成触发器 1. 钟控RS 触发器
1S 0 1
R
钟控RS 触发器真值表
CP 0 1 1
Q
R × 0 0 1 1
S × 0 1 0 1
Qn＋1 Qn Qn 1 0 1#
说明 保持 保持 置1 置0
#禁用
1 1
当CP = 0时： 封锁G1、G2，G3、G4 构成的基本触发器保持不变； 当CP = 1时， 输入加至G3、G4 ，功能与基本RS 触发器相同。 特征方程
1
Chapter7 数字集成电路及其应用
7.4 集成触发器
7.4.1 基本RS触发器（锁存器）
1. 电路结构与逻辑符号
置位端 Set
S
低电平有效
复位端 Reset
Q = 0 ，Q = 1
R
Q
——复位状态（0 态） 关闭锁存器
Q = 1 ，Q = 0
反馈线 2个互补输出
——置位状态（1 态） 开启锁存器
特征方程（次态方程） 描述触发器次态与现态及输入变量之间关系的方程。
Q n+1 = S + RQ n
R+ S =1
5
R 、S 不允许同时为零___约束方程
Chapter7 数字集成电路及其应用
7.4 集成触发器 四S-R锁存器74LS279
管脚图 逻辑图
6
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路
Q3Q2Q1 /F 000 /1 111 /0 /0 001 110 /0 /0 010 101 /0 /0 011 /0 100
时序波形图
21
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路
7.5.2 常用时序逻辑电路及应用
常用的时序逻辑电路有寄存器、计数器及序列信号发生器等。 1.寄存器 寄存器是数字测量和数字控制系统中常用的部件，是计 算机的主要部件之一，用来暂时存放数据或指令。触发器 有0和1两个稳定状态，所以一个触发器可以寄存一位二进 制数。寄存n位二进制数，则需n个触发器。 按功能分 数码寄存器 移位寄存器
7.4 集成触发器
7.4 集成触发器
在数字电路中除了需要对数字信号进行各种算术运算和逻 辑运算外，还需要对原始数据和运算结果进行存储。 触发器：能够存储一位二值信号，是构成时序逻辑电路 的基本单元电路。 触发器的基本特点： ①有两个稳态的状态（1、0）； ②可根据不同的输入信号进行置0或置1； ③当输入信号消失后，所置成的状态能够保持不变。
18
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路
例7.5.1
1
分析一同步时序逻辑电路
FF0 J0 C K0
Q0
FF1 J1 C K1
Q1
0 0
& &
Q1 Q0FF2
0
0
& &
0
J2 C K2
0
F
Q2 Q1 Q0
CP
（1）各FF的驱动（即输入） （2）求电路的状态方程 方程和输出方程 Q n+1 = J ⋅ Q n + K ⋅ Q n n n+1 n n 驱动方程： = Q Q = 1 ⋅ Q + 1 ⋅ Q 0 0 0 0 K0=J0=1， n n Q1n +1 = Q0 ⋅ Q1n + Q0 ⋅ Q1n K1=J1=Q0， n = Q0 ⊕ Q1n K2=J2=Q1Q0。 输出方程： n +1 n n n n Q2 = Q1nQ0 ⋅ Q2 + Q1nQ0 ⋅ Q2 F =Q2Q1Q0
Q0 FF0 J0 CP C K0 1 FF1 J1 C K1 Q1 FF2 J2 C K2 Q2
K0=J0=1， K1=J1=1， K2=J2=1。 翻转触发器
J K Qn＋1 说明 Qn 0 0 输出不变 0 0 1 同J端状态 1 0 1 Qn 1 1 输出翻转
28
Chapter7 数字集成电路及其应用
30
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 （3）依靠译码和清零实现N进制计数器 5分频的异步计数器 与非门电路实现了译 CP 码和清零功能 。 当计数至101时，Q2Q0=1， 与非门输出低电平，产生 1 清零信号。 触发器在101状态停留时 间非常短，然后恢复为000 状态。Q0波形有一非常窄 的尖脉冲输出，如果该波 形连接到其他计数电路将 会产生问题。
7.4 集成触发器 电平触发器存在问题 ： 时钟脉冲不能过宽，否则出现空 翻现象。
克服办法：采用边沿触发的触发器。 边沿触发器只在时钟脉冲的上升沿或下降沿到来时接受此 刻的输入信号，进行状态转换，而其他时刻输入信号对触发 器任何没影响。 CP
14
Chapter7 数字集成电路及其应用
7.4 集成触发器 2. 边沿JK触发器
26
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 （1）同步计数器
FF0 1 J0 C K0 CP J1 C K1
M=8的二进制同步加法计数器
FF1
0
& &
0
FF2 J2 C K2
0
& &
0
0
0
F
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Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 （2）异步计数器
D触发器真值表
D 0 1 Qn＋1 0 1 说明 同D端状态
上升沿触发
C D Q
特征方程
Q n+1 = D
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Chapter7 数字集成电路及其应用
7.5 时序逻辑电路
7.5 时序逻辑电路
在时序逻辑电路中，如果将所有触发器的时钟输入端 都与同一个时钟脉冲源相连，称为同步时序逻辑电路 （Synchronous Sequential Logic Circuit），否则就称为 异步时序逻辑电路（Asynchronous Sequential Logic Circuit）。
0
移存：101
CP1
0 0 1 0
CP2
1 1 0 1
CP3
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Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 根据移位数据的输入－输出方式，又可将它分为四种： 串入－串出 串入－并出
并入－串出
并入－并出
Chapter7 数字集成电路及其应用
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7.5 时序逻辑电路 2.计数器 “计数”就是累计输入脉冲的个数。计数器（Counter）就 是实现“计数”操作的时序逻辑电路。典型的数字系统几乎都 包含有计数器。计数器不仅可以用来计数，也可以用作定时 器、分频器、脉冲序列发生器、数字仪表及数字运算等。 同步计数器 按计数脉冲引入的方式 异步计数器 二进制（2n进制）计数器 按计数的进位制 非二进制计数器 加法计数器 按计数值增减趋势 减法计数器 可逆计数器
Q
n+1 1 n+1 2
= Q ⊕Q
n 0 n 1 n 0
n 1
Q
= (Q Q ) ⊕ Q
3 4 5 6 7 8
（4）画出状态图 F =Q2Q1Q0
Q3Q2Q1 /F 000 /1 111 /0 /0 001 110 /0 /0 010 101
/0 /0
011 /0 100
八进制计数器
20
Chapter7 数字集成电路及其应用
2
Chapter7 数字集成电路及其应用
7.4 集成触发器 2.工作原理及逻辑功能 当 S = R = 1 （输入低电平有效）时， 输出保持原状态不变。 原状态Q =1
S
原状态Q =0
n
n n m m
S
n
m m n n
R
n
Q
R
新状态Q =1
3
n
新状态Q =0
Q
Chapter7 数字集成电路及其应用
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Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 （1）并行数据存储器
0 0
1
0 1
1
0 1
0
0
触发器清零
23
存储数据
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路 （2）移位寄存器 3位移位寄存器
初始清零
Data D0 C CP
0
D1 C
0
D2 C
0
Q2
1
1
0
0 0 1 1
JK触发器真值表
J K Qn＋1 0 1 0 1 Qn 0 1 Qn 说明 输出不变 同J端状态 输出翻转
“o”——下降沿触发 无“o”——上升沿触发 特征方程
Q n+1 = J ⋅ Q n + K ⋅ Q n
C J K Q
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Chapter7 数字集成电路及其应用
7.4 集成触发器 3. 边沿D触发器
C S R Q
CP 0 1 1 1 1 R × 0 0 1 1 S × 0 1 0 1 Qn＋1 Qn Qn 1 0 1#
0
禁用
CP =0时，无论R和S如何变化，触发器输出状态都不变； CP =1时，触发器才接受输入信号引起的输出状态的变化， 这种触发器成为电平触发器。
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Chapter7 数字集成电路及其应用
7.4 集成触发器
当 S = 0，R = 1 时， Q =1（置位）
S
当 S = 1，R = 0 时， Q =0（复位）
S
当 S = 0，R = 0 时， 禁用
S
n m
n
n m
m n
n m
n n
R
n
Q
R
m n
Q
R
m n
Q
当 S 返回1时， Q =1不变
4
当 R 返回1时， Q =0不变
Chapter7 数字集成电路及其应用
7.5 时序逻辑电路
Q0 FF0 J0 CP C K0 1 FF1 J1 C K1 Q1 FF2 J2 C K2 Q2
状态转换表
CP Q2 初始 0 1 0 2 0 3 0 4 1 5 1 6 1 7 1 8（循环） 0
000 Q2Q1Q0 111 110 101 011 100
时序图 注意：仅在CP↓时FF才翻转
8
Chapter7 数字集成电路及其应用
7.4 集成触发器 消除抖动电路
+VCC R1
2 1
R2 S R
S Rห้องสมุดไป่ตู้
Q
2 to 1
Chapter7 数字集成电路及其应用
1 to 2
9
7.4 集成触发器
7.4.2 钟控触发器
基本RS触发器具有直接置1、置0功能。 但在实际中，通常要求触发器按一定的时间节拍动 作，即让输入信号的作用受时钟脉冲CP（Clock Pulse） 的控制。 而翻转到何种状态由输入信号决定。从而出现了各 种时钟控制的触发器。 钟控RS触发器 钟控JK触发器 钟控D触发器
11
⎧Q n+1 = S + RQ n ⎨ ⎩R ⋅ S = 0
Chapter7 数字集成电路及其应用
7.4 集成触发器 带直接置数端的钟控RS 触发器 SD=0 直接置1 RD=0 直接置0
Q
不受CP控制的置数方式 称为异步置数
12
Chapter7 数字集成电路及其应用
7.4 集成触发器 输出波形