数字电路第五章 锁存器和触发器

S = D G3
G1
E=0 不变
E=1 D=0
D=1
D锁存器的功能表
ED Q Q
功能
Q
0
×
不 变
不变
保持
Q
10 0 1
置0
11 1 0
置1
S =0 R=1 S =1 R=0
Q=0 Q=1
2. 传输门控D锁存器
(a) 电路结构
(b) E=1时
C
TG1导通，
G1
TG2断开
D
TG1
C1
Q
Q=D
C C
TG2 C
0
Q
1
若初态 Q n = 0
R=0、S=1 置1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。
0 G1
R
≥1
11
Q
0 G1
R
≥1
01
Q
G2 ≥1 S
1
Q
0
若初态 Q n = 1
G2 ≥1 S
1
Q
00
若初态 Q n = 0
R=1 、 S=0 置0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。
2、数字逻辑分析
如Q=1
——电路具有记忆1位二进制数据的功能。 如Q=0
G1 VI10 1 VO1 Q 1 1
G1 VI11 1 VO1 Q 0 0
11 VI2
G2
Q0 VO2
01 VI2
G2
Q1 VO2
3. 模拟特性分析
O1 = I2 I1 = O2
G1 VI1 1 VO1 Q
1 VI2
5.3 触发器的电路结构和工作原理
1. 锁存器与触发器
E 锁存器在E的高(低)电平期间
对信号敏感
E
触发器在CP的上升沿(下降
CP
沿)对信号敏感
在VerilogHDL中对锁存器与 触发器的描述语句是不同的
CP
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
1. 电路结构 主锁存器与从锁存器结 D 构相同 TG1和TG4的工作状态相同
说明
0
0
0
0
1
状态不变
0 0 11
0 1 00 0 1 10
置0
1 0 01 1 0 11
置1
1 1 01 1 1 10
翻转
2.特性方程
KQn J 00 01 11 10
00 1 0 0
11 1 0 1
Qn1 J Qn KQn
D TG
G1
1
Q
1TG
1
Q
2
G3 C G4 G2
E
1
1
C
1
Q
G2
(c) E=0时
TG2导通， TG1断开 Q 不变
D TG
G1
1
Q
T1 G
2
1
Q
G2
(c) 工作波形
C D TG TG
G1
1
QD
1C C
TG C
E
TG
2
Q
1
Q
G3 C G4 G2
Q
E1
1C
3. D锁存器的动态特性
定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
从锁存器
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C
TG4
C
C TG C
C TG C
CP
1C
1 Q
1
G2
G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。
主锁存器维持原态不变。
TG3导通，TG4断开——从锁存器Q的信号送Q端。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
5 锁存器和触发器
5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能
2、锁存器与触发器
共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。
不同点：
锁存器---对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 E
内部锁存器 状态
L
LHH
H
输出 Qn L
H
锁存和读锁存 L L L*
L
器
L L H*
H
锁存和禁止输 H × ×
×
出
H ××
×
L H 高阻 高阻
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器 5.3.2 维持阻塞触发器 *5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性
2. 典型集成电路
74HC/HCT74 中D触发器的逻辑图
D1 1
C 。 TG1 ≥1 TG
G1 C TG2
C TG3 ≥1
TG G3
C TG4
1Q 1Q
C C TG C
C TG C
C
1C
P
RD 1
≥1 G2
≥1 G4
SD 1
74HC/HCT74的逻辑符号和功能表
74HC/HCT74的功能表
1S S
例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
+5V
R
t0
vO
t1
vO
+5V
t0
t1
t
+5V
100k
S
A S
B
100k R +5V
12≥704HCT0Q
S
1
R
≥
1
Q
2. 逻辑门控SR锁存器
电路结构 简单SR锁存器 国标逻辑符号
R
G4
G2
& Q4 ≥1
Q
E
R 1R
Q
E E1
≥1
&
S
TG2和TG3的工作状态相同
主锁存器
从锁存器
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C TG C
C
TG4
C TG C
1 Q
1
G2
G4
C
CP
1C
2. 由传输门组成的CMOS边沿D触
工作原理： (1) CP=0时: C =1，C=0，
发器
主锁存器
从锁存器
D
C TG1
TG
G1 1
C
Q
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
响应输入D和 置C0P维信持号线
CP
D
G1 & Q1
&
Q2 S
G5 &
G2
G3 & Q3 R &
C G6
& Q4 G4
Q
根据S R确定
触发器的状态
Q
2、工作原 理
CP = 0
Q4= D Q1 = D Qn+1=Qn
0
CP
D信号存于Q4
D
G
&1
Q1 D
1Q
1D C
C1
P1D 1D 1R R
1Q
D2S S
2Q
2D C
C2
P2D 2D 2R R
2Q
D
国标逻辑符号
输入
输出
S D R D CP D Q
Q
L H× × H L
H L×× L H
L L××H H
S D R D CP D
Qn+1 Qn1
HH↑ L L H
HH↑ HH L
具有直接置1、直接置0，正边沿触发的D功能触发器
G2
Q VO2
υO1(=υI2) e
稳态点
(Qd =1) G
1
G
c
2
介稳态
点
a
b 稳态点
(Q=0)
0
图中两个非门的传输特性υI1(=υO2)
5.2 锁存器
5.2.1 SR 锁存器 5.2.1 D 锁存器
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
G1
R
≥1
Q
G2
≥1
S
Q
+VDD
或非门
改变状态。
E
触发器---对脉冲边沿敏感的存储电
CP
路，在时钟脉冲的上升沿或下降沿
的变化瞬间改变状态。
CP
教学基本要求
1、掌握锁存器、触发器的电路结构和 工作原理
2、熟练掌握SR触发器、JK触发器、D触
发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特
性
概述
1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不 仅与该当前的输入信号有关，而且与此前电路的状态有关。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。
TG3 TG
1 G3
Q Q
C
TG2
C TG C
C
TG4
C TG C
C
CP
1C
1 Q
1
G2
G4
TG1导通，TG2断开——输入信号D 送入主锁存器。 Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
工作原理：
(2) CP由0跳变到1 :
C =0，C=1，
D
主锁存器
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
门的延迟时间无法确定，使得触发器 最终稳定状态也不能确定。 约束条件: SR = 0
3）工作波形
S
置1
R
置0
Q
Q
4）用与非门构成的基本SR锁存器
、
a.电路图
b.功能表
c.国标逻辑符号
S
≥1
Q
RS Q Q
S
1 1 不变 不变
S
Q
10 1 0
≥1
R
Q
01 0 1 R R
Q
0 0 1 不定
约束条件: S +R = 0
改变状态。
E
触发器---对脉冲边沿敏感的存储电
CP
路，在时钟脉冲的上升沿或下降沿
的变化瞬间改变状态。
CP
5.1 双稳态存储单元电路
5.1.1 双稳态的概念
介稳态
稳态
稳态
0
1
G1
1
Q
G2
1
Q
5.1.2 双稳态存储单元电路
1. 电路结构
G1
1
Q
G2
1
Q
反馈 电路有两个互补的输出端 Q端的状态定义为电路输出状态。
当CP =1
D信号不影响 S 、R 的状态，Q的状态不变
置0 阻塞线
CP 1
G
置1维持线
&1
Q1
&
Q2 1 S 0 G
&5
G
G2
&3 Q 3 0 R 1 &
G
0 Q1
Q
D
& Q4
G
在CP脉冲的上升沿到来瞬间使触发器的状态变化
2. 典型集成电路-----74LS74
SD
&
& RD
C
&
P
D
&
&
Q
SD
R
G4
G2
& Q4 ≥1
E
≥1 &
S
Q3
G1
G3
1
2
3
4
E
S
Q
R
Q3
Q
Q4
Q
Q
5.2.2 D 锁存器
1. 逻辑门控D锁存器
逻辑电路图
R
G4 & Q4
G2
≥1
E
Q
1 G5
≥1
&
Q
D S
Q3 G1 G3
国标逻辑符号
D 1D
Q
E E1
Q
逻辑功能
E
R =S
G4 & Q4
G2 ≥1
G5 1
≥1 & Q3
D
T 1T
Q
CP ＞ C1 Q
T 触发器
S 1S
Q
CP ＞C1
R 1R
Q
RS 触发器
5.4.1 D 触发器
1. 特性表
Qn 0 0 1 1
2. 特性方程
D 0 1 0 1
Qn+1 = D
Qn+1 0 1 0 1
3. 状态图
D=1
D=0
0
1
D=1
D=0
5.4.2 JK 触发器
1.特性表
J K Qn Qn+
Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原 理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
5.1 双稳态存储单元电路
5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路
2、锁存器与触发器
共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。
不同点：
锁存器---对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 E
D
tSU
tH
tW
E
TpL
H
TpH
L
Q
4. 典型集成电路 74HC/HCT373 八D锁存器
D0
1
1D C1 C1
D1
1
1D C1 C1
……
D7
1
…
1D
C1
C1
L1 1
E OE
1
…
E
E
E
Q0
Q1 …
Q7
74HC/HCT373的功能表
工作模式
使能和读锁存 器
（传送模式）
输入 OE LE Dn LHL
&
Q21 S
G &5
Q
G
G2
&3 Q 31 R &
Q
G
6
& Q4 D
D 信号进入触发器,为状态刷新作好准备
当CP 由0 跳变为1 Q n1 D
在CP脉冲的上升沿，触法器按此前的D信号刷新
G
&1 Q 1 D
CP
0
D
&
Q 2D S 1 G
&5
G
G2
&3 Q 3D R 0 &
G
6
& Q4 D
G
Q0 Q1
5.4 触发器的逻辑功能
5.4.1 D 触发器 5.4.2 JK 触发器 5.4.2 T 触发器 5.4.3 SR 触发器 5.4.4 D 触发器功能的转换
5.4 触发器的逻辑功能
不同逻辑功能的触发器国际逻辑符号
D 1D
Q
CP ＞ C1 Q
J 1J
Q
CP ＞ C1
K 1K
Q
D 触发器
JK 触发器
S
CP C1
Q
D 1D
Q
&
Q
RD
R
5.3.4 触发器的动态特性
动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。
保持Hale Waihona Puke Baidu间
C
C1
D 1D
建立时间 D
tSU
Q
C
P tPL
Q
H
Q
tH tW
Tcmin
脉冲宽度 tPHL
Q 传输延时时间
tPHL
tPLH
传输延时时间
1 G1
R
≥1
10
Q
1 G1
R
≥1
00
Q
G2 ≥1 S
0
Q
1
若初态 Q n = 1
G2 ≥1 S
0
Q
11
若初态 Q n = 0
S=1 、 R=1 状态不确定
无论初态Q n为0或1，触发器的次态 Q n 、Q n 都为0 。
1 G1
R
≥1
G2 ≥1 S
1
0
Q
Q
0
触发器的输出既不是0态，也不是1态
当S、R 同时回到0时，由于两个与非