第6章 异步时序逻辑电路

1 0 1 0 1 0
000 1 1
001
010
011 1 0
111
1 0
110
1 0
101
1 0
100
激励函数和输出函数真值表
输入 脉冲
ቤተ መጻሕፍቲ ባይዱ
初始状态表 现态 y3y2y1 000 001 010 011 100 101 110 111 次态/输出 y3n+1y2n+1y1n+1/Z x=1 001/0 010/0 011/0 100/0 101/0 110/0 111/0 000/1
S2 x2 y 2 y1
输入 x1x2x3
100 100 100 100 010 010 010 010 001 001 001 001
S1 x1
现态 y2 y1
00 01 10 11 00 01 10 11 00 01 10 11
Z y2 y1
激励函数 R2 S2 R1 S1
1 1 1 1 0 0 1 1 1 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
（3）作状态转换表。
次态 Q2n+1Q1n+1Q0n+1 时钟脉冲 CP1 CP0,2
Q0 Q1
n1
Q2 Q0 Q1
n1
现态 Q2Q1Q0
Q2 Q2Q1Q0 CP Q0 1
（4）作状态转换图
Q1Q0
n1
000 001 010 011 100 010
0 0 0 1 0 011
0 1 1 0 0
Q0 Q CP D CP
②输出方程： Z Q1 Q0 Q1Q0
③各触发器的驱动方程：
D1 Q1 D0 Q0
（2）求各触发器的次态方程：
Q0
n 1
D0 Q0n
（CP由0→1时此式有效） （Q0由0→1时此式有效）
Q1n1 D1 Q1n
Z Q1 Q0 Q1Q0
6.2.2 脉冲异步时序逻辑电路的分析
步骤和同步电路相同，区别在于：
①当存储元件为钟控触发器时，应将时钟端作为激励函 数处理。分析时应特别注意触发器时钟端何时有脉冲作 用，仅当时钟端有脉冲作用时，才根据触发器的输入确 定状态转移方向，否则，触发器状态不变。若采用非钟 控触发器，则应注意输入端的脉冲信号； ②由于只允许一个输入端出现脉冲，且输入端无脉冲出 现时，电路状态不会变化，因此分析时只需考虑各自单 独出现脉冲的n种情况，而不像同步电路要考虑2n中情 况。 例如：有3个输入端，“1”表示有脉冲出现，则有四种 取值 000，001，010，100。分析时只需考虑后三种。
n 1 1
Q2
（3）作时序图
CP2
Q2 Z
（4）作状态转换表。
现态 Q2Q1 次态 Q2n+1Q1n+1 输入 x
00 01 11
0 1 0
1 1 0
（5）作状态转换图
Q1Q0 /Z
三进制计数器 计数达到3时， Z输出“1”。
00
/1
01 /1
/0
11
例4：试分析图中所示的时序逻辑电路
Z &
Z x1 y2 y1 x2 y2 y1 ( x1 x2 ) y2 y1
1 0
Z &
≥1 y2 Q CP
≥1
y1 Q CP
≥1
D
D
&
&
&
&
&
=1 x2 x1
6.3 电平异步时序电路
x
┆ ┆
Z
组合电路
y
┆ ┆
Y Δt1 Δti 存储电路
输入信号为电位，记忆元 件一般采用带反馈的门电路。 Δt是电路正常工作必需的， 而非特意加的延迟元件，是 x和内部信号y通过组合电路 时，组合电路中门电路实际 存在的延迟。对于记忆电路， Y称为激励 信号，y为二次 状态。
x 1 1 1 1 1 1 1 1
现态 y3y2y1 000 001 010 011 100 101 110 111
激励函数 C3 T3 C2 T2 C1 T1 0 0 0 1 0 0 0 1 d d d 1 d d d 1 0 1 0 1 0 1 0 1 d 1 d 1 d 1 d 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
K d d d 0 0 d S 0 d 1 0 d d
一 般 选 择 CP=0 进 行 状 态 保 持
例1：用T触发器作为存储元件，设计一个异步模8加1计 数器。对输入端x的脉冲进行计数，当收到第8个脉冲 时，输出端Z产生一个进位输出脉冲。
分析：8个状态，需要3个触发器。输入为x，输出为Z。 Z既与状态有关也与输入有关，Meal型电路。 解：作出状态图和状态表，初始状态为“000”。
1 0 1 0 0 100
0
000
001
由表可知，经5个脉冲循环一次，为五进制计数器。 由于计数脉冲没有同时加到各位触发器上，所以 为异步计数器。
1 C Q0
2
3
4
5
Q1
Q2
异步五进制计数器工作波形
例3：试分析图中所示的时序逻辑电路
Z &
该电路为异步时序逻辑电路。 具体分析如下：
Q1 Q CP D
Q2 Q CP D
& x
（1）写出各逻辑方程式。 ①时钟方程： CP1=x （x的下降沿触发） CP2=xQ1 （下降沿触发）
②输出方程： Z Q2Q1 x ③各触发器的驱动方程：
D2 D1 Q2
（2）求各触发器的次态方程：
Q2
Q
x
Q1
n1
Q
n 2
n
（x由1→0时此式有效） （xQ1由1→0时此式有效）
现态
由原则①，编码应相邻的状态： A和D； A B 由原则②，编码应相邻的状态： C A和B， B和C， B和D ； D 由原则③，编码应相邻的状态： A、B和C； y2 y1 0 1 二进制状态表 0 A B 现态 次态y2n+1y1n+1 输出 1 D C y2 y1 x1=1 x2=1 Z 状态 编码 00 00 0 01 A 00 11 01 0 01 B 01 10 11 0 01 C 11 00 10 1 01
C1 x1 y1 x2 y 2 y1 D1 x1
激励函数和输出函数真值表 输入脉冲 现态 y2 y1 x2 x1 0 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 激励函数 输出 C2 D2 C1 D1 Z 0 0 1 1 0 1 0 1 d d 0 0 d 1 d 0 1 0 0 1 0 0 1 0 1 d d 1 d d 0 d 0 0 0 1 0 0 0 1
分析：非钟控触发器
y1 Q R ≥1
y2 Q S & Q R ≥1 Q S
S1 x1
R1 x3 x2 y2
R2 x1 x2 y2 x3 y1 S2 x2 y 2 y1
&
&
Z y2 y1
x3
x1
x2
R2 x1 x2 y2 x3 y1
R1 x3 x2 y2
输出 Z 0 0 0 0 0 0 0 1
C3 xy2 y1 T3 1
Z xy3 y2 y1
C2 xy1 T2 1
C1 x T1 1
C3 xy2 y1 T3 1
Z & y3 Q CP & T
C2 xy1 T2 1
C1 x T1 1
Z xy3 y2 y1
y2 Q CP & x T CP Q T
y1
“1”
例2：用D触发器作为存储元件，设计一个“x1-x2-x2”序 列检测器。该电路有两个输入端x1、x2和一个输出端Z。 仅当x1输入一个脉冲后，x2连续输入两个脉冲时，Z=1， 并持续到x1或x2再次出现脉冲时，Z变为0。 波形如图： x1
x2 Z
解：作出状态图和状态表，初始状态为A。（Moore型）
次态 输出 y2n+1y1n+1 Z
0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0
010, 001
100
00/0
010
100 001 100 010, 001 010
01/0
100
11/0
001
10/1
（3）作状态转换表。
现态 Q1Q0 次态 Q1n+1Q0n+1 输出 时钟脉冲 Z CP1 CP0
Q0
n 1
D0 Q
n 0
Q1n1 D1 Q1n
00 11 10 01
1 1 0 0
1 0 1 0
1 0 0 0
（4）作状态转换图
Q1Q0 /Z
00
/1
11
/0 /0
10
/0
01
（5）作时序图
RD
CP
Q2 Q J CP RD K &
Q1 Q J CP RD K
Q0 Q J CP RD K
RD
CP
解：(1)写出各触发器J、K端和C端的逻辑表达式：
J 0 Q2
K0 1
CP0 CP CP Q0 1
J1 1 K1 1 J 2 Q1Q0 K2 1
CP2 CP
（2）求各触发器的次态方程。
x2 A/0 x2 D/1 x1 x1 x2 x1 B/0 x1 x2 C/0
原始状态表 次 态 输出 现态 x1 x2 Z A B A 0 B B C 0 C B D 0 D B A 1
状态化简：用隐含表检查可知，状态最简。 状态编码： 4=22，所以需要两个触发器。
原始状态表 次 态 输出 x1 x2 Z B A 0 B C 0 B D 0 B A 1
例1：试分析图中所示的时序逻辑电路
Z
≥1
Q1 Q CP D
Q0 Q CP D CP
该电路为异步时序逻辑电路。具体分析如下： （1）写出各逻辑方程式。 ①时钟方程： CP0=CP （时钟脉冲源的上升沿触发。） CP1=Q0 （当FF0的Q0由0→1时，Q1才可能改变状态。）
Z
≥1
Q1 Q CP D
D 10
二进制状态表 现态 次态y2n+1y1n+1 输出 y2 y1 x1=1 x2=1 Z 00 00 0 01 11 01 0 01 10 11 0 01 00 10 1 01
C2 x1 y2 x2 y2 y1 x2 y 2 y1 x1 y2 x2 ( y2 y1 ) D2 x2 y 2
组成，电路输入信号为脉冲信号。
• 电平异步时序逻辑电路：存储电路由延迟元件组成，通过延
迟加反馈实现记忆功能，输入信号为电平信号。
• 根据电路输出是否与输入直接相关： Mealy型和Moore型
6.2 脉冲异步时序电路
为保证电路可靠工作，输入信号必须满足以下约束条件： ①输入脉冲的宽度，必须保证触发器可靠翻转； ②输入脉冲的间隔，必须保证前一个脉冲引起的电路相应 完全结束后，后一个脉冲才能到来； ③不允许两个或两个以上输入端同时出现脉冲。 因为客观上多个信号是不可能完全同步的，在没有时 钟脉冲同步的情况下，由不可预知的时间延迟造成的微 小时差，可能导致电路产生错误的状态转移。
CP Q1 Q0 Z
（6）逻辑功能分析 由状态图可知： 该电路一共有4个状态00、01、10、11，在时钟脉 冲作用下，按照减1规律循环变化——模4减法计数器， Z是借位信号。或2位二进制异步减法计数器。
例2：分析图示逻辑电路的逻辑功能，说明其用处。 设初始状态为“000”。
Q2 Q J CP RD K & Q1 Q J CP RD K Q0 Q J CP RD K
基于这一思想，常用触发器的激励表：
Q
0 0 1 1
Q 0 0 1 1
Qn+1 CP D d 0 0 0 d 1 1 1 1 0 0 d 1 1 0 d Qn+1 CP T d 0 0 0 d 1 1 1 1 1 0 d 1 1 0 d
Q 0 0 1 1 Q 0 0 1 1
Qn+1 CP J d 0 0 0 d 1 1 1 0 1 d d d 1 0 d Qn+1 CP R d d 0 0 d 1 1 0 0 1 1 d 0 1 0 d
第6章
特点：
异步时序逻辑电路
• 电路中没有统一的时钟信号，外部信号变化直接改变电 路的状态； • 各存储元件的状态变化时刻和状态维持时间不一定相同， 且可能出现非稳定状态； • 对变化过程均有一定的约束。 分类（根据电路结构和输入信号形式）： • 脉冲异步时序逻辑电路：存储电路由触发器（钟控或非钟控）
x1-x2-x3序列检测器
6.2.3 脉冲异步时序逻辑电路的设计
步骤和同步电路相同，区别在于：
①由于只允许一个输入端出现脉冲，因此设计时只需考 虑各自单独出现脉冲的n种情况，两个或两个以上同 时为1的情况，作为无关条件处理。
②当存储元件为钟控触发器时，应将时钟端作为激励函 数处理。即可通过控制时钟端输入脉冲的有、无来控 制触发器是否翻转。 例如：有3个输入端，“1”表示有脉冲出现，则有四种 取值 000，001，010，100。设计时只需考虑后三种。