毕业设计202数字钟设计

目录

0 引言 (2)

1 课程设计的目的及要求 (2)

1.1 设计目的 (2)

1.2 设计要求 (2)

1.2.0设计指标 (2)

1.2.1设计要求 (3)

2 课程设计的内容 (3)

2．0 晶体振荡器 (3)

2.0.0 555定时器 (3)

2．1分频器 (6)

2．2 计数器 (8)

2.2.0 74LS192同步十进制可逆计数器 (8)

2．3译码和数码显示电路 (10)

2.3.0显示译码器 (10)

2．4校时电路 (16)

3 课程设计原理 (16)

4 课程设计思路 (17)

4.11HZ的方波发生器 (17)

4.2 计数器的控制 (17)

4.3 译码和显示控制 (18)

4.3.0 译码的选择及控制 (18)

4.3.1 显示控制 (19)

5 课程设计的实现 (19)

6 参考文献 (19)

[摘要]数字电子钟是采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。由于数字集成电路的发展和石英振荡的广泛应用，使得数字钟的精度、稳定度远远超过了老式机械钟表。在数字显示方面目前已有集成的计数、译码电路，它可以直接驱动数码显示器件还可以直接采用CMOS-LED光点组合器件，构成模块式石英晶体数字钟。这些电路装置十分小巧，安装使用也方便。

0 引言

数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。

尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜、使用也方便，但鉴于数字钟电路的基本组成包含了数字电路的主要组成部分。为了帮助同学们将已经学过的比较零散的数字电路的知识能够有机的、系统地联系起来用于实际，培养综合分析、设计电路的能力，进行数字钟的设计是必要的。

1 课程设计的目的及要求

1.1 设计目的

1.1.0熟悉集成电路的引脚安排。

1.1.1掌握各芯片的逻辑功能及使用方法。

1.1.2了解面包板结构及其接线方法。

1.1.3了解数字钟的组成及工作原理。

1.1.4熟悉数字钟的设计与制作。

1.2 设计要求

1.2.0设计指标

1、时钟脉冲电路设计

2、60进制计数器设计

3、24进制计数器设计

4、“秒”，“分”，“时”脉冲逻辑电路设计

5、“秒”，“分”，“时”显示电路设计

6、“分”，“时”，校时电路

1.2.1设计要求

1、设计一台能直接显示时，分，秒的数字钟，要求二十四小时为计时一周期。

2、当电路发生走时误差时，要求电路具有自动校时功能。

3、要求电路主要采用数字集成电路。

4、电源电压为＋5V

5、要求设计在数字电路在protues内可以仿真

2 课程设计的内容

简单介绍我们的这个数字钟是一个简单的时序组合逻辑电路，它主要是用来完成时分秒的计数功能。一般来说，一个数字钟要有振荡器来产生脉冲，分频器来完成标准秒脉冲的生成，计数器的计数功能，译码器的译码和显示器的显示功能，当然，一个手表也少不了调时间的功能。这是一个数字钟必须有的功能，所以，其逻辑原理可以从五个部分来说明。

2．0 晶体振荡器

晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。也可采用由门电路或555定时器构成的多谐振荡器作为时间标准信号源。

2.0.0 555定时器

555定时器（又称时基电路）是一个模拟与数字混合型的集成电路。按其工艺分双极型和CMOS型两类，其应用非常广泛。

1．555定时器的组成和功能

图2—0是555定时器内部组成框图。它主要由两个高精度电压比较器A1、A2，一个RS触发器，一个放电三极管和三个5KΩ电阻的分压器而构成。

7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。

在1脚接地，5脚未外接电压，两个比较器A 1、A 2基准电压分别为CC

CC V 3

1

,V 32的情况下，555时基电路的功能表如表2—1示。

表2—1 555定时器的功能表

2．5555定时器的应用 1）构成多谐振荡器

用555定时器构成多谐振荡器的电路和工作波形如图2—2所示

（a ）多谐振荡器电路 （b ）工作波形

图2—2 多谐振荡器电路和工作波形

接通电源后，假定O V 是高电平，则T 截止，电容C 充电。充电回路是V CC —R 1—

R 2—C —地，C V 按指数规律上升，当C V 上升到CC V 32时（TH 、T L 端电平大于CC V 3

2

），

输出O V 翻转为低电平。O V 是低电平，T 导通，C 放电，放电回路为C —R 2—T —地，

2

12

1PH R 2R R R T t D ++==

C V 按指数规律下降，当C V 下降到CC V 3

1时（TH 、T L 端电平小于CC V 3

1

）

，O V 输出翻转为高电平，放电管T 截止，电容再次充电，如此周而复始，产生振荡，经分析可得

输出高电平时间 C )R R (7.0t 21PH += 输出低电平时间 C R 7.0t 2PL = 振荡周期 C )R 2R (7.0t t T 21PL PH +=+=

输出方波的占空比 。

2．1分频器 D 触发器

边沿D 触发器:

负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D 触发器也称为维持-阻塞边沿D 触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS 触发器。