高频连接器设计之几点思考

減少導線與接地平面距離
降低導線間平行長度
選擇合適之終端設計
增加轉態上升時間
減少負載電感量 減少接地回路電感量
電源與地端接腳加旁路電容 采用低電感 IC 封裝
加串聯阻尼電阻
增加邏輯轉態時間
改善信號擺動率 減少直流電源雜訊位準 選用延遲較小元件
接地反彈 導致系統誤動作
時脈不對稱 導致電路競跑
B. 電磁兼容性設計
盡量減 少縫
C1 為去 耦電容
彈片接機殼
P.C.B
藍框為接 地面
印制電路板設計
R-SHELL
導電棉
地線設計
屏蔽設計
已考量處: 1> 去耦電容減小瞬態地電流 2> 采取單點接地方式,通過導電棉接 R-SHELL 接地 3> SHELL 采用良導体材料 C2680R-H, 薄層 0.20MM. 待改善處: 1> 導線間距不足兩倍導線寬度導線有突然拐角, 轉彎,未使用圓角.
磁場屏蔽是抑制磁場騷擾源和敏感設備之間由于存在電場耦合而產生的干擾。不同頻 率下,磁場屏蔽應采取不同的措施. 低頻率時,可用鐵、硅鋼片等鐵磁性材料,進行屏蔽. 高 頻磁場屏蔽可采用金屬良導体,例如銅、鋁等. 屏蔽原理:當高頻磁場穿過金屬板時將產生 很大的渦流,渦流產生的反磁場會抵消原來的磁場。此外,高頻電流具有集膚效應,渦流只 在金屬表面流過,所以金屬薄層就能起到良好的高頻磁場屏蔽作用.
高頻連接器設計之幾點思考
序言 本文針對在高速數位傳輸連接器設計中遇到的高頻問題做了初步介紹. 同時結合現
有產品(UB-L*)設計中遇到的問題, 對電磁兼容性設計和端子傳輸性設計在實際中的運用做 一說明. 希望起到拋磚引玉引玉之效果, 以便盡早掌握高速數位傳輸連接器設計之方法和實 際中使用.
“到底多快才算是高頻傳輸” 我們必需首先弄懂此問題. 當信號傳輸由集總模型進入離
C 端子傳輸性設計
在高頻連接器中彈性端子的設計中, 除了端子彈性之考量外, 需增加高頻傳輸之考量. 可初步歸納為以下幾點
1> 端子彈性應可靠, 保證信號順暢傳輸. 2> 端子間距/行體設計需進行電性分析,滿足高頻傳輸要求. 3> 端子需考量如何提升諸如耐電壓等可靠性能
據此, 在高頻連接器 UB-L89 設計中, 針對 RJ45 端子做以下改善 A. 端子降伏之改善 B. 產品耐電壓之性能提升 C. 制程能力提升
地平面. 任何地線既有電阻又有電抗,當有電流通過時,地線上必然產生壓降。接地類型有 懸浮地、單點接地、多點接地、以及混合接地.接地方式最好采用一點接地.減小接地電流 首先可將信號地線與机殼地線絕緣,使地環路阻抗大大增加,將地電壓的大部分孝降在該 絕緣電阻上, 減小加到導線上其次,用平衡電路來代替不平衡電路,使信號線和回流線對 地阻抗是平衡的, 沒有差模干擾.此外,還可以用切斷地環路的方法,抑制地環路干擾。如 在兩個電路之間插入隔離變壓器,共模扼流圈或光電耦合器等,均可取得良好的效果. 為 了抑制共模干擾,還應在靠近連接處,把印制電路板的接地層分割出一塊,作為專用的”干 淨”地
工程分析結果 圖.1 和圖.2 分別展示了方案一及方案
二在 Plug 插入位置的內應力分布狀況.
圖1
圖2
圖3 正壓力驗證結果
圖.3 和圖.4 分別展示了方案一及 方案二在 Plug 插拔後的塑性變形 狀況, 綠色為原始位置, 黑色為塑 性變形後的位置. 以上分析表明, 方案二明顯優於方案一.
圖4
PIN#
散模型時, 我們稱之為進入了高頻傳輸. 電路是否進入離散模型取決于以下三點: A.通路
長度 B.信號上升時間 Tr C.傳播速度 對于印刷板電路,當 Tr<10ns 時,進入離散模型.
依據公式:
頻寬= 0.35/ 上升時間 Tr.
----------------------<1>
則 0.35/10-8= 35 M Hz 即當傳播頻寬超過 35MHz 時, 進入高頻傳輸.
1250 VDC
1300 VDC
3>. 制程能力提升
現制程中, 由于端子和 P.C.B 為焊接固執, 經常出現虛焊/搭接等品質問題, 導致不良 PPM 很難降低. (見下圖 PIN 腳間出現搭接不良) 其他影響見下述.
焊接對制程之影響 1. 易產生虛焊/搭接等品質問題 2. 不利管腳布線,易由于間距近降低耐電 壓性 3. 焊接工時長,不利大批量生產. 4. 生產流程長, 不易實現自動化
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舊結構 97
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78
91
88
79
95
84
新結構 103
107
108
121
112
114
111
101
2>. 產品耐電壓之性能提升
客戶(Hp)新機種要求 UB-L*信號與信號間承受 2150 VDC 電壓. 但跟據業界標 準,RJ45Housing 僅可承受 1000 VAC. 如何提升產品耐電壓之性能?
產品電磁兼容性設計的目的,是產品在預期的電磁環境中能正常工作、無性能降低或 故障,而且只有對該電磁環境中的任何事物不構成電磁騷擾的能力. 客戶經常抱怨 CONN 之電磁兼容性不良. 此時產品大量生產. 此階段再去解決,非但在技朮上造成很大難度, 而且還會造成人力、財力的極大浪費。故此在產品開發段盡早解決電磁兼容性問題是非 常必要的.
1).芯片等有源器件的選用和印制電路板設計是關鍵. 首先器件有兩種電磁騷擾了射源:傳導騷擾源和輻射騷擾源. 瞬態地電流是傳導騷擾
和輻射騷擾的初始源,減小瞬態電流必須減小印制電路板接地阻抗和使用去耦電容;其次, 在設計印制電路板時,應優選多層板,將數字電路和模擬電路安排在不同層內;電源層應靠 近接地層,閾在接地層下方;騷擾源應單獨安排一層,閾遠離敏感電路層.印制電路板設計 應遵循以下的基本原則: 1>20-H 原則: H 是兩層面的距離,即元,器件平面應比接地層平面小 20 倍 H,才能減小輻射 2>2-W 原則 : W 是導線寬度,即導線間距不小于兩倍導線寬度;導線應短、寬、均勻、直,
如果轉彎,應使用圓角;導線寬度不要突變,導線不要突然拐角。 3>信號線、電源線應盡可能靠近地線或回線,以減小差模輻射的環面積 4>各信號線中間用地線隔開,有助于減小交擾 5>數字器件按邏輯速度分組,相對集中,減小耦合,高頻、高速器件要靠近印制板連接器
高電平電路應與敏感電路隔離等。
2>. 地線設計是最重要的設計. 所謂”地”一般定義為電路或系統原零電位參考點,它可以是產品的金屬外殼或接
Contact 易降伏
一排分布,信號間易擊穿 Contact 易降伏
穿孔焊接不良 SPM 高
提高彈性,改善 降伏
舊 TYPE
彈性壓入,簡化流 程, 不良 SPM 低
空間錯位設計 防止相戶干擾
新 TYPE
兩排分布,信號 耐電性提升
1>. 端子降伏之改善
客戶有屢次反映舊 TYPE 端子降伏, 經設變折彎結構提高彈性, 改善了降伏狀況. 並經工程分析及正壓力試驗, 功能 OK.
A. 高速數位傳輸設計中遇到的問題 對于低頻傳輸的電路而言,通路的電容和電感值不பைடு நூலகம்頻率的函數, 即不會隨頻率的變化
而變化, 但對于高頻傳輸的電路而言, 必需處理傳輸線效應以外, 必需考量信號反射 /串 音 / 接地反彈/ 時脈不對稱等等
反射 導致突波
串音 導致互相干擾 通路間加貧屏避通路,降互容
布線拓樸法
3>. 屏蔽技朮用來抑制電磁騷擾沿著空間的傳播 電磁騷擾沿空間的傳播是以電磁場和電磁波的方式進行的. 屏蔽分為電場屏蔽, 磁場
屏蔽, 電磁場屏蔽.通常用金屬材料或磁性材料使屏蔽体內外的”場”相互隔離,切斷電 磁騷擾的傳播,實現屏蔽.
電場屏蔽是抑制電場騷擾源和敏感設備之間由于存在電場耦合而產生干擾。電場屏蔽 的必要條件是金屬屏蔽体和接地。
電磁場屏蔽用于抑制電磁騷擾源離敏感設備較遠時,通過電磁波耦合所產生的干擾。 由于必須同時屏蔽電場和磁場,應采用良導体材料
實際應用中采取以下方式進行際電場屏蔽, 磁場屏蔽, 電磁場屏蔽.
1> CONN SHELL 采用銅板、鐵板等,厚度約為 0.2~0.4 MM. 2> 采用封閉式設計,減少孔,洞和縫隙對電磁波的泄漏. 3> SHELL 設計彈片結構,使外殼與屏蔽机殼緊密相連,使屏蔽成為屏蔽机箱的延伸 以 UB1112*-L48 產品為例說明以上電磁兼容性設計之應用
去除 P.C.B 板
現結構
端子改圓 PIN
1> 改善 P.C.B 板. 經針對結構分析,采用P.C.B 板結構之樣品很難達成此要求. (因為據查相關
標準, P.C.B板可承受1300V MAX/MM. 滿足要求需PIN孔與PIN孔相據 2MM以上. 此要求 對布線很困難) 故此改動結構,取消P.C.B板.(見上圖),端子直接引到管腳.
競爭對手之樣品
RJ45 Vertical RJ45 Normal
MAX
2600 VDC
2400 VDC
MIN
2200 VDC
1700 VDC
AVG
2400VDC
2200VDC
FOXCONN 之產品
UB-L*之 RJ45
MC 之 RJ45
1400 VDC
1450 VDC
1000 VDC
1050 VDC
此方法可降低成本,提升產品可靠性. 2> 改善 RJ45 結構
經對打火處分析, 現有方 PIN 在兩側下有下料毛邊, 並且會由于尖角易形放電 形成導通. 故擬定改用圓 PIN. 同時設變相關結構,以提升爬電距離.
競爭對手之樣品(圓 PIN)和 FOXCONN 之產品(方 PIN)測試對比如下
測試樣品
參考文獻: 1> <高速數位電路設計暨雜訊防制技朮/高頻傳輸線理論> 2> <電磁兼容性設計探討>
對此, 可采用彈性壓入方式機械固執.(見下圖)
端子彈性 壓入
彈性壓入對制程之影響 1. 澈底解決虛焊/搭接等品質問題 2. 易管腳布線 ,PIN 間距大提高耐電壓性 3. 縮短生產流程長, 易實現自動化
采用此方式設計時種點在於:1> 端子彈性部位需接觸可靠且易壓入 2>端子分排式排步對 高頻性號傳輸之影響. 下表反映某一端子分排式排步后,電性分析得出的信號對與信號對之間串 音之影響程度.