《CMO环形振荡器集成电路设计综合实验》实验指导书

电路设计综合实验实验指导书之CMOS环形振荡器集成电路设计

武汉大学物理科学与技术学院

电子科学与技术系

何进

一、实验目的

1、培养学生分析、解决问题的综合能力；

2、培养学生对集成电路设计全流程的理解能力；

3、培养学生对电路设计、电路仿真、版图设计等具体技能的掌握能力；

4、培养学生团队合作能力；

二、实验要求

1、分小组独立完成CMOS环形振荡器的电路级设计、电路级仿真、版图级设计、版图级仿真（后

仿真）的实验全流程。

2、认真完成实验报告。

3、组内同学相互协作，共同完成实验。

4、按照时间分配逐步完成电路级设计、电路级仿真、版图级设计、版图级仿真（后仿真）各个步骤。

5、所设计的环形振荡器需到达以下性能指标：

a.中心频率：不小于600MHz

b.调谐范围：不小于600MHz

c.相位噪声：不小于-100dBc/Hz@1M

三、实验设备

1、WINDOWS & LINUX软件平台

2、EDA设计软件—— Cadence &Virtuoso

四、实验步骤

总共36学时，按一次实验时间３学时计共12次实验时间。学时具体分配如下：

1、综合实验的要求＆基础知识的准备 1次实验时间

2、CMOS环形振荡器器的电路级设计 1次实验时间

3、Cadence电路仿真软件的熟悉 1次实验时间

4、CMOS环形振荡器电路级仿真 2次实验时间

5、版图设计相关知识的讲授 1次实验时间

6、Virtuoso版图设计软件的熟悉 1次实验时间

7、CMOS环形振荡器运算放大器版图设计 3次实验时间

8、CMOS环形振荡器版图级仿真 1次实验时间

9、实验结果的讨论＆实验报告的撰写 1次实验时间

五、实验原理

1、环形振荡器器概述

人们对振荡器的研究一直没有停止过。从早期的真空管时代到后期的晶体管时代再到现在的超大规模集成电路时代，无论是理论上还是电路结构和性能上，无论是体积上还是制作成本上无疑都取得了飞跃性的发展，但在很长的一段时期内都是处在用分离元件组装而成的阶段，其性能较差，成本相对较高，体积较大和难以大批量生产。随着电子通信领域的不断向前推进，终端产品越来越要求轻、薄、短、小，

越来越要求低成本、高性能、大批量生产，这对于先前的分离元件组合模式将不再胜任，并提出新的要求和挑战。集成电路各项技术的发展迎合了这些要求，特别是主流CMOS工艺为以上要求提供了解决的方案，单片集成振荡器的研制取得了极大的进步。环形振荡器是射频集成电路(RFIC) 的重要组成部分，而射频集成电路在手机、雷达、无线局域网 (WLAN)、光纤通信、光发射机、卫星通信、无线高清电视(HDTV)、射频识别(RFID)标签、全球定位系统（GPRS）、医疗传感器等设备中都有着非常广泛地应用。

环形振荡器是常见的振荡器类型，如图1所示为环形振荡器器的结构框图，它由若干增益级电路级联组成。相对于普通的振荡器，它的振荡频率较高，而且电路结构简单易于实现，基本组成单元可以是反相器或差分对。环形振荡器的原理很简单，用数字逻辑电路的知识很容易解释：它是利用门电路的固有传输延迟时间将奇数个反相器首尾相接而成和控制电路的延迟时间来达到恒定频率的振荡。

环形振荡器突出的优点是电路极为简单，但是由于门电路的传输延迟时间极短，TTL门电路只有几十纳秒，CMOS电路也不过一二百纳秒，难以获得较低的振荡频率，而且频率不易调节，为克服这个缺点，我们需要在电路中增加相应的可调电容来改变电路的延迟时间，从而达到频率可调谐的目的。

图1环形振荡器器的结构框图

附录一参考书籍

1、Behzad Razavi 著，陈贵灿程军张瑞智等译《模拟CMOS集成电路设计》西安交通大学出版社

2、陈铖颖杨丽琼王统编著《CMOS模拟集成电路设计与仿真实例——基于Cadence ADE》电子工

业出版社

3、C. Saint J. Saint 著，周润德金申美译《集成电路掩模设计－基础版图技术》清华大学出版社

4、Thomas H. Lee 著，余志平周润德译《CMOS射频集成电路设计》（第二版）电子工业出版社

附录二实验报告格式要求

1、统一实验报告封面

标题（一号字）

学号（三号字）

姓名（三号字）

指导教师（三号字）

提交时间（三号字）

2、列出实验报告目录

3、列出实验报告参考文献

4、统一规范报告字号字体

附录三参考原理图

附录四：反相器例程

一、Cadence概述

作为流行的EDA工具之一，Cadence一直以来以其强大的功能受到广大EDA工程师的青睐。Cadence可以完成整个IC设计流程的各个方面，如电路图输入(Schematic Input)、电路仿真(Analog Simulation)、版图设计(Layout Design)、版图验证(Layout Verification)、寄生参数提取(Layout Parasitic Extraction)以及后仿真(Post Simulation)。如图1.1所示，我们给出了一个简单的模拟集成电路设计流程，以及对应的Cadence工具。

电路设计

电路原理图编辑

Virtuoso schematic Editor

电路仿真

Analog Design

Environment(ADE)

版图设计

Virtuoso-Layout Editor

版图设计规则验证(DRC)

Diva/Dracula/Assura

版图原理图一致性检查(LVS)

Dracula/Assura

寄生参数提取(LPE)

Assura Parasitic Extration(RCX)

后仿真

Analog Design

最终的版图文件

GDS II

图1.1 Cadence模拟电路设计流程