时序逻辑电路

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数字逻辑基础

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时序逻辑电路

--概念

在数字电路理论中,时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入,还与前一时刻输入形成的状态有关。

这跟组合逻辑电路不同,组合逻辑的输出只会跟目前的输入成一种函数关系。

时序逻辑电路

--时序逻辑电路类型

同步时序逻辑电路

⏹同步时序电路中所有存储元件都在时钟CLK 的统一控制下,用触发器作为存储元件。

⏹几乎现在所有的时序逻辑都是同步逻辑。

⏹由于只有一个时钟信号,只在时钟的边沿改变内部所有的状态。⏹在时序逻辑中最基本的储存元件是触发器。

⏹同步逻辑最主要的优点是它很简单。

⏹每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成,称为一个时钟周期。只有满足这个条件时,才能保证电路是可靠的。

时序逻辑电路

--时序逻辑电路类型

同步逻辑也有两个主要的缺点:

⏹时钟信号必须要分布到电路上的每一个触发器。而时钟通常都是高频率的信号,这会导致功率的消耗,也就是产生热量。即使每个触发器没有做任何的事情,也会消耗少量的能量。

⏹最大的可能时钟频率是由电路中最慢的逻辑路径决定,也就是关键路径。意思就是说每个逻辑的运算,从最简单的到最复杂的,都要在每一个时脉的周期中完成。

思考:关键路径的含义。

时序逻辑电路

--时序逻辑电路类型

异步时序逻辑电路

⏹异步时序逻辑是时序逻辑的普遍本质,但是由于它的弹性关系它也是设计上困难度最高的。

⏹最基本的储存元件是锁存器。锁存器可以在任何时间改变它的状态,依照其他的锁存器信号的变动,他们新的状态就会被产生出来。

⏹异步电路的复杂度随着逻辑门的增加,而复杂性也快速的增加⏹因此他们大部分仅仅使用在小的应用。然而,电脑辅助设计工具渐渐的可以简化这些工作,允许更复杂的设计。

时序逻辑电路

--时序逻辑电路类型

⏹由于时序逻辑电路有“记忆”信息的功能,因此它可以用来保存数字系统的工作状态。

⏹在任何一个时刻,保存在内部存储器件的二进制数定义了一个数字系统的当前状态。

⏹输入到数字系统的逻辑信号可能引起一个或者多个存储器件的状态发生改变。因此,引起数字系统的状态发生改变。

时序逻辑电路特点

时序逻辑电路

--时序逻辑电路类型

在数字系统中,主要关心两状态或者双稳态电路。

⏹双稳态电路有两个稳定的工作状态,一个状态是输出逻辑‘1’(或者VDD ),另一个是输出逻辑‘0’(或者GND )。

⏹当双稳态存储电路处于这两个状态中的一个状态时,需要外界施加能量,使其从一种状态变化到另一种状态。在两个状态跳变期间,输出信号必须移动通过不稳定状态区域。

因此,将存储电路设计成不允许在不稳定区域内无限停留。一旦它们进入不稳定状态,它们立即尝试重新进入两个稳定状态中的一个。

时序逻辑电路

--时序逻辑电路类型

一个处于不稳定区域的存储器件,称为亚稳态。所有的存储器件苦于进入亚稳定状态。

思考:这张图给你的启示?

--时序逻辑电路类型

一个静态存储电路要求反馈,任何带有反馈的电路是存储器。

⏹如果输出信号简单的反馈,并且连接到输入,则称为带有反馈的逻辑电路。

⏹大多数的反馈电路,输出要不就是‘1’或者‘0’,要不就是永无停止的振荡。

⏹一些反馈电路是双稳态的和可控的,这些电路可作为存储电路的备选电路。

--时序逻辑电路类型

思考:分析这些电路的特点和结果?

基本SR 锁存器

--电路结构

锁存器的真值表注:表中Q 0表示前一个Q 的输出,

基本SR 锁存器

--电路原理

仔细观察上图,虽然基本SR 锁存器还是由基本的逻辑门组成,但是和前面的组合逻辑电路最大的不同点是,锁存器增加了输出到基本逻辑门的“反馈”,而前面的组合逻辑电路并不存在输出到输入的“反馈”。

这个反馈的重要作用表明在:有反馈的逻辑电路中,当前时刻逻辑电路的状态,是由当前时刻逻辑电路的输入和前一时刻逻辑电路的输出状态共同确定。

基本SR 锁存器

--

测试电路和测试结果分析

思考与练习:分析基本SR 锁存器的设计结果

保存在e:\eda_verilog\RS_latch.ms14

同步SR 锁存器

--电路结构

CLK S R Q Q 状态

0╳╳Q 0Q 保持

100Q 0Q 保持

10101复位

11010置位

11111不期望

同步SR 锁存器的真值表

同步SR 锁存器

--电路原理

从图中,可以得到下面的分析结果:

⏹当CLK 为逻辑低时,R 和S 连接到前端与非门的输入不会送到基本RS 锁存器中,此时后面基本RS 锁存器的输入为高。所以,同步SR 锁存器处于保持状态。

⏹当CLK 为逻辑高时,R 和S 的输入端通过前面的与非门逻辑,送入到后面的基本SR 锁存器中,其分析方法和前面基本SR 锁存器相同。

⏹根据前面的分析,CLK 控制逻辑拥有最高优先级,即:当CLK 为逻辑低的时候,不管R 和S 的输入逻辑处于何种状态,同步SR 锁存器都将处于保持状态。

同步SR 锁存器

--

测试电路

思考与练习:分析同步SR 锁存器的设计结果

保存在e:\eda_verilog\RS_latch_clk.ms14

D 锁存器

--电路结构

为了避免在SR 锁存器中所出现的不允许的状态,确保S 和R 总是处于相反的逻辑值。在先前的同步SR 锁存器前面添加反相器,这样的结构叫做D 锁存器。

D

CLK Q Q 状态0

101复位1

110置位×0Q 0Q 保持

D 锁存器真值表

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