高速总线设计中延时的分析方法

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结论
信号完整性问题在高速电路设计中的地位越来越重要， 而
延时分析则是重中之重。 文章对高速总线设计中具有均匀负载 和非均匀负载情况下的延时问题都提出了具体的分析方法， 并 且已在实际设计实现中得到了很好的验证。 该方法不仅仅限于 高速总线的延时分析， 同样适用于时钟总线的分析， 以及普通 信号的延时分析， 相信该方法能对现在的硬件设计有很大的帮 助。（ 收稿日期： !""$ 年 $$ 月）
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(+, 的工艺参数
总线采用带状线（ 进行信号传输， 采用的基材为 -./012034 ）
其 介 电 常 数 为 7#8 ， 基 材 厚 度 为 9#:;02， 半固化片厚度为 5*67 ， 9#:;02， 内 层 铜 箔 厚 度 为 $#7;02， 即 ： !# <7#8 ； $ <$9#!;02； %< $#7;02； 则带状线的特性参数有 =!>： 特性阻抗：
!,(-.(!!/0-1!"#$%1!!())*+#1!2 34($"#%&’
等效单位长度负载电容为：
!*55&$"#% &’ ) *+,图 ! 给出了图 $ 的等效分析模型。
图5
非均匀负载等效分析模型
Βιβλιοθήκη Baidu
据 该 方 法 分 析 得 到 的 传 输 延 时 为 5#2!+3， 而 实 测 延 时 为
5#%1+3， 如 图 D 所 示 。 测 试 仪 器 为 7=EFGH+*I 公 司 的 7BJ5"0!
; 和 @ 为两主备驱动板， A、 B、 C、 ’ 各有一负载板。作者提
出了“ 分段均匀近似” 的设计方法， 经过简洁的理论分析和设计 实践， 证明了该方法能很好地解决这类负载分布不均匀的背板 把背板总线根据负载的空间分 总线的设计问题。 方法如下： （ $） 布情况划分为几个分布均匀的子段； （ 在每一个子段内， 采用 !） 传统方法估算传输延时和负载阻抗； （ 5 ）总延时为 ".& 其 "" ，
文章编号 $""!6?CC$6（ !""! ） "!6""8$6"!
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单位延时：
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均匀负载
均匀负载是总线负载分布中较常见的情况， 许多非均匀的
"+,$#"$9 !!# 3@ A B.<?7#9C !!# -. / 01 " 单位电容： ("< + 15 A 03 &"
根据工艺（ 理论值要比实际值低 $"D） 和带状线阻抗需求， 取线宽 ) <8;02 ， 因此， 实际参数为： &"<78#，
因此，两端的匹配电阻 7# 取 值 应 为 !0#%! （ 可取标称值 ， 最大传输延时为： !2! 的电阻）
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5
非均匀负载
在某些总线设计中，由于系统结构的限制或其他考虑， 负
图D
实测延时
载可能呈严重不均匀， 或只能局部近似成均匀， 在这种情况下， 需作特殊处理。 作者在某高速数据交换平台项目的高速背板总线设计中 遇到过该类难题， 一 背 板 上 有 四 条 6789:; <=>=?! 总 线 ， 其中 两条总线的分析模型可由图 5 表示。
计算机工程与应用 !""!#!
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分支线电容： !"#$%&$’!#% &’(!#%&’ 接插件电容： !!())*+#($ &’； 因此每个插槽各点的容性负载均为：
如果第 9 段的自身延时超过了标准要求（ 信号沿时间的 一 半 ） ， 则需要在两段之间进行阻抗匹配设计， 最简单的方法是采用串 联电阻或并联电阻的方法进行匹配。
!9&:;#<:： S3J2K@0@ M3 L42JK 0@ M34 MB .H4 ;M@. 0;1M/.J3. 1M03.@ 03 H0NH @144L L4@0N3， 4@14G0J22K 03 H0NH @144L XW@ L4@0N3， J3L 0. 0@ .H4 XJ@4 MB J @WGG4@@BW2 L4@0N3#S3J2K@0@ ;4.HML@ M3 L42JK MB XW@ Y0.H W30BM/; J3L 3M3W30BM/; 2MJL@ J/4 1/M1M@4L#S3L 1/JG.0GJ2 /4@W2. 03 J L4@0N3 MB P&Q(RS ’4T42 ! 0@ W@4L .M T4/0BK .H4 ;4.HML# =*%>(;2&： IZ+， H0NH6@144L XW@， L42JK
图! 均匀负载等效分析模型
（ 。 0""KLM； 0NJ ) 3； ! ,-O++=?3）
根据该模型， 有效阻抗为：
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有效单位延时为
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高速总线设计中延时的分析方法
叶 栋 丁 炜 吕英华 （ 北京邮电大学继续教育学院， 北京 $""?98 ）
I6;J02： K4LM3N""9O!8C#34.
摘 要 延时分析是高速信号设计特别是高速总线设计中的关键内容， 直接决定了设计的成败。 文章分别提出了均匀负
载和非均匀负载情况下的延时分析方法， 最后给出了所做某项目中非均匀负载 P&Q(RS ’4T42 !=$>总线的实测结果。 关键词 电磁兼容性 高速总线 延时 文献标识码 S 中图分类号 &U"C
$
引言
随着通信、 计算机的迅猛发展， 通信产品行业竞争越来越
图 $ 给出一背板总线结构图。其中， 总线采用 %&’( 驱动， 一个 信 号 发 送 端 （ 负责驱动十个负载（ ， 负载均匀分布， &) ） *) ） 间距为 $ 英寸， ! " 为匹配电阻。
激烈， 要抢占市场就必须缩短产品开发周期， 硬件平台设计必 须一次成功， 其中总线作为板级的骨架， 决定了设计的成败。 而 从技术角度来说， 总线设计越来越困难， 因为总线时钟频率越 来越高， 时钟沿越来越陡， 数据线越来越宽， 需驱动的负载数越 来越多， 再加上有的总线操作协议对总线时序有近乎于苛刻的 要求， 使现在的总线设计必须考虑信号完整性问题， 如传输延 时、 阻抗匹配、 分布电容、 分支线长、 噪声容限、 沿速率等。 其中， 延时成为考虑的关键因素。 总线最常见于背板和主板，在硬件设计中由于种种限制， 总线负载分布可能是均匀的也可能是非均匀的。 文章先给出负 载均匀分布情况下背板总线的延时分析方法， 然后简要给出非 均匀情况下的延时分析及实测结果。
基金项目： 国家自然科学基金资助项目（ 编号： ； 国家 ?8C 高技术研究发展计划资助项目（ 编号： 8:?"!""C ） ?8C6C$96:8"$6"! ） 作者简介： 叶栋， 博士生， 研究方向： 电磁兼容、 教授、 博士生导师， 研究方向： 数字信号处 Z(’- A R( A S&Z 等宽带技术。丁炜， ,R-[U A S&Z A R( A Z(’- 、 理。吕英华， 教授、 博士生导师， 研究方向： 电磁兼容、 计算电磁学、 计算机和通信网安全、 生物医电网络。
9 9
参考文献
$#OPQ&-RQ""54#"""Q$440#6FH&*O <=>=? ! ， S=G3*H+ $#"TJU !#:9AQBQ!20 Q$44%#B=3*V+ JFO+WOGW PHG X*V*W 9G*+F=W @HOGW3 O+W X*V*W 9G*+F=W @HOGW ;33=YZ?*=3TJU
中 "9 为每一子段的延时； （ 设计各均匀子段之间的阻抗匹配。 D）
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!""!#! 计算机工程与应用
情况都可通过近似成均匀来分析。
&"E<F$#； "+<$?$#9 1@ A 03GH ； ("<C#8F 15 A 03GH
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总线延时分析方法及参数分析
图 $ 中从子板到背板要经过芯片引脚焊盘、 过孔、 分支线、
接插件， 设 引脚电容： (2 /3,8 15
图$ 总线结构图
过孔电容： (405,"#F 15；