数字集成电路门控时钟可靠性研究

合集下载

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

电路可靠性。
关键词：低功耗设计；门控时钟；异步时序；可测性设计；时序优化
中图分类号：ＴＮ４７文献标识码：ＡＤＯＩ：１０．１６１５７／ｉ．ｉｓｓｎ．０２５８ — ７９９８．２０１７．０１．０１６
Ａｂｓｔｒａｃｔ：ＩｎｔｈｅｄｅｓｉｇｎｏｆＶｅｒｙＬａｒｇｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ（ＶＬＳＩ），ｃｌｏｃｋｇａｔｉｎｇｔｅｃｈｎｏｌｏｇｙｉｓｔｈｅｍｏｓｔｃｏｍｍｏｎｌｙｕｓｅｄｌｏｗｐｏｗｅｒｄｅ —
ＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃＴｅｃｈｎｏｌｏｇｙ
航天计算机与微电子２０１６年学术年会论文精选
Βιβλιοθήκη Baidu
数字集成电路门控时钟可靠性研究
喻贤坤，姜爽，王磊，王莉，彭斌
（中国航天科技集团第九研究院第七七二研究所，北京１０００７６）
ｓｉｇｎｔｅｃｈｎｏｌｏｇｙ．Ｈｏｗｅｖｅｒ，ｄｕｅｔｏｔｈｅｓｐｅｃｉｆｉｃｉｔｙａｎｄｓｅｎｓｉｔｉｖｉｔｙｏｆｔｈｅｃｌｏｃｋｓｉｇｎａｌ，ｔｈｅｃｌｏｃｋｇａｔｉｎｇｄｅｓｉｇｎｉｓｖｅｙｅｒａｓｙｔｏｃａｕｓｅｆｕｎｃｔｉｏｎａｌｅｒｒｏｒｓ，ｔｉｍｉｎｇｄｅｔｅｒｉｏｒａｔｉｏｎａｎｄｔｈｅｒｅｄｕｃｅｍｅｎｔｏｆｔｈｅｔｅｓｔｃｏｖｅｒａｇｅ．Ａｉｍｉｎｇａｔｔｈｅｓｅｔｈｒｅｅｒｉｓｋｏｆｔｈｅｃｌｏｃｋｇａｔｉｎｇ，ｔｈｉｓｐａｐｅｒｐｒｅｓｅｎｔｓｍａｎｙｏｐｔｉｍｉｚａｔｉｏｎｔｅｃｈｎｉｑｕｅｓ，ｉｎｃｌｕｄｉｎｇｔｈｅｃｈｅｃｋａｎｄｅｌｉｍｉｎａｔｉｏｎｏｆｔｈｅａｓｙｎｃｈｒｏｎｏｕｓｃｌｏｃｋ，ｔｈｅｃｌｏｃｋｇａｔｉｎｇｏｐｔｉ —
ｃｉｒｃｕｉｔｓ［Ｊ］．ＡｐｐｌｉｃａｔｉｏｎｏｆＥｌｅｃｔｒｏｎｉｃＴｅｃｈｎｉｑｕｅ，２０１７，４３（１）：６０ — ６３，６７．
Ｒｅｓｅａｒｃｈｏｎｔｈｅｒｅｌｉａｂｉｌｉｔｙｏｆｃｌｏｃｋ－ｇａｔｉｎｇｃｌｏｃｋｉｎｄｉｇｉｔａｌｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔｓ
ＹｕＸｉａｎｋｕｎ，ＪｉａｎｇＳｈｕａｎｇ，ＷａｎｇＬｅｉ，ＷａｎｇＬｉ，ＰｅｎｇＢｉｎ
（Ｔｈｅ７７２ＩｎｓｔｉｔｕｔｅｏｆｔｈｅＮｉｎｔｈＲｅｓｅａｒｃｈＩｎｓｔｉｔｕｔｅ，ＣｈｉｎａＡｅｒｏｓｐａｃｅＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙＧｒｏｕｐ，Ｂｅｉｊｉｎｇ１０００７６，Ｃｈｉｎａ）
中文引用格式：喻贤坤，姜爽，王磊，等．数字集成电路门控时钟可靠性研究【Ｊ］．电子技术应用，２０１７，４３（１）：６０ — ６３，６７．
英文引用格式：ＹｕＸｉａｎｋｕｎ，ＪｉａｎｇＳｈｕａｎｇ，ＷａｎｇＬｅｉ，ｅｔａ１．Ｒｅｓｅａｒｃｈｏｎｔｈｅｒｅｌｉａｂｉｌｉｔｙｏｆｃｌｏｃｋ－ｇａｔｉｎｇｃｌｏｃｋｉｎｄｉｇｉｔａｌｉｎｔｅｇｒａｔｅｄ
时钟的优化技术，包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序
优化技术，确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时，能够规避设计风险，提升
摘
要：在超大规模集成电路设计中，门控时钟技术是最常采用的低功耗设计技术。然而，由于时钟信号的特殊性
和敏感性，门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低，针对这三方面的风险，提出多种门控