数字钟设计论文

数字钟

1 设计任务与要求

1.1 设计任务

数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无需机械传动等优点。因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数字电子钟。

本次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。通过本次课程设计，进一步加强数字电路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计、组装、调试及故障排除的方法。

1.2课程设计任务要求

1. 24小时制数字钟,最大显示23时59分59秒;

2.具有校时功能，可以对小时和分单独校时;

3. 具有整点报时功能,整点前10秒开始进行蜂鸣报时;

4.为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。

2 总体概要设计

数字钟的电路组成方框图如图2.1所示。

由图可见，数字钟由晶振分频、计时、校时、闹铃设置、比较、闹响延时、显示选择、译码显示九个模块组成，其中计时模块是整个电路的核心，其他模块可看作辅助电路，帮助完成增强功能。

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

分频器电路将32768Ｈz的高频方波信号分频后得到1Hz的方波信号，可以供秒计数器进行计数。同时可得得到2Hz的调节脉冲和512和1024Hz的报时脉冲。分频器实际上也就是计数器。

时间计数电路由秒计数器、分计数器及时计数器电路构成，其中秒计数器、分计数器为60进制计数器，时计数器设计为12进制计数器或者24进制计数器，我们这里设计闹响计数器为30进制计数器，由秒向的进位信号驱动，即闹铃闹响最长时间为30分钟。

译码显示电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。显示采用LED。

比较模块在闹铃时间与时钟计数器时间相等时给出一个信号。

闹响延时在收到比较模块的信号后给出最长一个长达三十分钟的选通信号。

整点报时在整点时发出四低一高的报时响声，并且闹铃开启的情况下到设置的闹铃时间时发出铃声。

显示选择模块在设置闹铃时选择显示置闹时间,在平时显示时钟时间。

1Hz

2Hz 512Hz

1024Hz

图2.1 总体电路设计方框图

3 单元模块电路设计分析与方案论证

3.1 时钟驱动脉冲产生模块 时钟驱动脉冲产生模块是构成数字式时钟的核心，它产生一个矩形波时间基

准源信号，其稳定性和频率精确度决定了计时的准确度，振荡频率愈高，计时精

度也就愈高。分频器采用计数器实现，以得到1s （即频率为1Hz ）的标准秒脉冲。

方案一：该部分电路可以用555定时器构成，如图，是一个由555 定时器构成的1Hz 脉冲发生电路，脉冲信号从3号引脚输出，通过改变电路中的电阻和电

容可以得到不同频率的脉冲。其计算方法是：t pl =R 2Cln2；t ph =（R 2+R 2）Cln2。

图3.1.1 秒脉冲发生器

方案二：图，这个电路中，ＣＭＯＳ非门U 1与晶体、电容和电阻构成晶体

振荡器电路，U 2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电 阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非

门的功能近似于一个高增益的反相放大器。电容Ｃ1、Ｃ2与晶体构成一个谐振型

网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门

构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳性及准

确性，从而保证了输出频率的稳定和准确

。

图3.1.2 晶体振荡电路 晶体XTAL 的频率选为32768H Z 。该元件专为数字钟电路而设计，其频率较低，

有利于减少分频器级数。其中C 1、C 2 为22pF ，当要求频率准确度和稳定度更高

时，还可接入校正电容并采取温度补偿措施。由于CMOS 电路的输入阻抗极高，

因此反馈电阻R 1可选为20M Ω。较高的反馈电阻有利于提高振荡频率的稳定性。

555定时器和晶体振荡器构成的脉冲发生器相比，由于电阻电容及其自身的

精度的影响，其精度相对差一些，稳定度不让晶振且电路要复杂些，所以本次设

计采用晶体振荡器。

译码显示

分频器 晶体振荡整点报时 校时 显示选择 计时 比较 闹响延时 闹铃设置

分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Ｈz的振荡信号分频为1Hz的分频倍数为32767（215），即实现该分频功能的计数器相当于15级2进制计数器。计数器可用多种方法构成，在下面的计时部分还会讲到。本设计中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用起来很方便，并且可以从它的3、4、5号引脚分别得到2Hz、512Hz、1024Hz的调整信号和蜂鸣器驱动信号。CD4060计数为最高为１４级２进制计数器，可以将

32767Ｈ

Z 的信号分频为2H

Z

，再经过D触发器74LS74可以将它分为1HZ的信号。如

图，可以直接实现振荡和分频的功能。（注：11、10号引脚接晶振）

图3.1.3 分频电路

3.2 时间计数模块

时间计数模块有时计数、分计数和秒计数等几个部分。

时计数模块一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数模块为60进制计数器，其输出也为8421BCD码。

可以用很多种方法构成计数器，如可预置BCD异步清除计数器74xx161、可预置四位二进制异步清除计数器74xx160等，可用清零法或者置数法来实现。如图，本设计采用了74LS90 用两块芯片进行级联来产生60进制、24进制计数器和30进制计数器。74LS90为二-五-十进制计数器，只需将CKB与Q

相连，便可构成十进制计数器，而秒个位计数单元为10进制计数器，所以无需进制转换，只需将

Ｑ

0与CKB（下降沿有效）相连即可。ＣＰ

（下降没效）与１Ｈz秒输入信号相连，

Ｑ

3

在其计数为8时跳变为高电平，在9到0 的瞬间跳变为低电平，产生一个下降沿，可作为向上的进位信号与十位计数单元的CKA相连，无需其他辅助逻辑门，这是选择7490的原因之一。

图3.2.1 秒60进制计数器

秒十位计数单元为６进制计数器，需要进制转换。7490的清零端有两个，分别为，它们同时为高电平时有效，所以可将Ｑ1、Ｑ2分别接到R0（1）、R0（2）将１０进制计数器转换为６进制计数器，其中Ｑ2可作为向上的进位信号与分个位的计数单元的CKA相连。

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元基本同，也是分个位计数单元的Ｑ3作为向上的进位信号应与分十位计数单元的CKA相连。不同的是，分个位计数单元的Ｑ3、Ｑ0和分十位计数单元的Ｑ2、Ｑ0相与后作为向上的进位信号。这是为了在分校时时不向小时进位，在校时部分还会提到。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是根据任务要求，整个时计数单元应为24进制计数器，所以要在两块74LS90构成的100进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图

图3.2.2 时24进制计数器

3.3 译码显示模块