DIBL效应对小尺寸MOS晶体管阈值电压和亚阈值特性的影响

DIBL 效应对小尺寸MOS 晶体管阈值电压
和亚阈值特性的影响
1．MOS 晶体管阈值电压
阈值电压定义为沟道源端的半导体表面开始强反型所需要的栅压。

根据定义，它由以下三部分组成：（1）抵消功函数差和有效界面电荷的影响所需的栅压，即平带电压Vfb ；（2）产生强反型所需的表面势，即2Φf ；（3）强反型时栅下表面层电荷Qs 在氧化层上产生的附加电压，通常近似为-Q b (2Φf )/Cox 。

对于MOSFET ，阈值电压表示式为：
V T = V fb + 2Φf - Q b (2Φf )/C ox
需要注意，对于NMOS ，Φf = （K B T/q ）ln(N A /N i )，相应的，Q b = -γC ox f 2φ， γ=A s qN ε2/C ox ；对PMOS ，Φf = -（K B T/q ）ln(N D /N i )，Q b =γC ox )2(f φ-， γp =D s qN ε2/C ox 。

N A ，N D 是半导体衬底的掺杂浓度。

在MOS 集成电路的设计和生产中，阈值电压的控制十分重要。

大多数应用中需要的是增强型器件，这时对NMOS 要求V T 〉0，对PMOS 要求V T <0。

上述要求对PMOS 容易达到，对NMOS 却很困难。

原因是V fb =Φms -Q 0/C ox 中的Q 0总是正的，即-Q 0/C ox 总是负的，结果使P 沟和N 沟器件的V fb 一般都是负的。

对PMOS 而言，V T 表示式中的另外两项也都是负的因此产生增强型没有困难；对NMOS 而言，另外两项之和必须大于V fb ，从而要求衬底掺杂浓度较高，这会导致大的衬底电容和低的击穿电压，是十分不理想的。

我们可以通过离子浅注入的方法将杂质注入到沟道表面的薄层内，其作用相当于有效界面电荷，所以阈值电压的改变可以从下面公式估算：
ΔV T = ±qN I / C ox
N I 是注入剂量（离子个数/cm ²）。

注入杂质为P 型时，上式取正号；注入杂质为N 型时，上式取负号。

Q b 表示式中γ=A s qN ε2/C ox 反映衬底偏压对阈值电压影响的强弱程度，故称衬偏系数。

对于P 沟器件，衬底偏压引起的阈值电压改变为
ΔVT=-γp[bs f V +φ2-f φ2]
γp =D s qN ε2/C ox 是P 沟器件（N 型衬底）的衬偏系数。

氧化层厚度对阈值电压也有影响。

氧化层厚度增加时，栅压对半导体表面的控制作用减弱，为了使表面形成导电沟道，需要加更大的栅压，即阈值电压增加。

这一点对制作场区十分重要。

2．MOS 晶体管亚阈值电流方程与亚阈值摆幅
栅偏压低于阈值以至沟道表面是弱反型时，MOSFET 仍有很小的电流，这就是亚阈值电流，器件的工作状态也被说成是亚阈值区。

亚阈值区是描述MOSFET
如何导通和截止的，所以在器件的开关或数字电路应用中亚阈值区特性是十分重要的。

在亚阈值区，对漏级电流起决定作用的是扩散而不是漂移。

实际上，MOSFET 在弱反型时和双极晶体管有十分相似之处，其中沟道区起基区作用，n+源区和n+漏区分别起发射区和集电区的作用，外加“集电极-发射极”电压（漏电压V DS ）主要降落在反偏结（即漏-衬底结）上。

所以亚阈值电流可以象在均匀基区的双极晶体管中求注入基区的少数载流子（电子）电流那样得到， Jn=-qDn d
s d s y y L y n y n ---)()( 其中ys 和yd 分别为源结和漏结的水平耗尽区宽度；L-ys-yd 为有效沟道长度；n(ys)和n(yd)分别为有效沟道源端和漏端的电子浓度，
β=q/K B T ，N D 是n+区的掺杂浓度。

V 0
s 是沟道源端相对源接触（y=0）的表
面势，亦即源结（n+-p 结）水平耗尽区上的电压为- V 0
s 。

V 0s 和常规意义下（相
对衬底内部而言）的表面势ψs 之间的关系显然为ψs= V 0s +V bi ，
其中V bi 是n+-p 结的内建电压。

从漏端进入的方向为漏极电流方向，故亚阈值电流可表示为
I D = yd
ys L e qDnNde Z vds Vs ----]1[ββδ 在上式中，δ是有效沟道厚度，定义为表面垂直方向（x 方向）上电势减小K B T/q 的距离。

设δ上的电场强度是常数且等于表面电场εs ，则有
δs ε⋅ = K B T/q =1/β
而
εs= -d ψs/dx = qN A /C D
C D ≡-dQ b /d ψs 是表面耗尽层电容，利用Q b =-s sqNa ψε2，得到
C D =s
sqNa ψ2ε 由于δ可表示为C D (ψs)/βqN A ，亚阈值理想因子η=1+C D /C ox ，
V 0
s =-V bi +2ΦF +V GT /η
将以上式子整理，最终可将亚阈值电流表示为
其中
Φt=K B T/q
由于栅压引起的纵向电场εt 强烈影响表面势分布，ys 和yd 分别小于源结和漏结的垂直耗尽区宽度Ws 和W D 。

对于长沟器件，L>>ys+yd ，可以把阈值电流方程分母中的ys 和yd 略去，这时由该式可看到，V DS >3K B T/q 时亚阈值电流与V DS 无关。

亚阈值电流与V GT 成指数关系,在强反型区工作I D 与V GS 是平方律关系；I D 方程中的负指数项在V DS 大于4V T (100mV)时可以忽略，I D 与V DS 无关。

这个结论只对长沟器件有效；I D 与φt 的平方成比例，即亚阈值电流与温度有强烈的依赖关系。

为了表征亚阈值电流随栅压的变化，引进参数S ：
S 为亚阈值斜率，它表示I D 改变一个数量级所需要的栅压摆幅。

S 越小，器件导通和截止之间的转换就越容易，说明亚阈值特性越好。

对于长沟道MOSFET ，在表示亚阈值电流的公式中忽略ys 和yd 的作用，可得 S=]1)[10(ln T K B ox
D C C q + 由C D =s
sqNa ψ2ε可知，衬底掺杂浓度N A 越低，C D /C ox 越小，S 也就越小，器件导通和截止之间越容易转换。

界面陷阱浓度很高时，还必须考虑界面陷阱电容C it 的作用，这是因为界面陷阱能级随表面势变化相对半导体的费米能级移动，因此在表面附近同半导体交换电荷，具有电容作用。

C it 和C D 并联，在亚阈区斜率的表达式中以（C D +C it ）替代C D ，得到
S(有界面陷阱)=S(无界面陷阱)×ox
D ox it D C C C C C /1/)(1+++
3．漏感应势垒降低（DIBL ）效应的影响和改进措施
当沟道长度L 减小，V DS 增加时，源漏耗尽区越来越接近，引起电力线从漏到源的穿越，使源端势垒降低，从源区注入沟道的电子增加，导致漏源电流增加。

通常称该过程为漏感应势垒降低，简写为DIBL 。

下图中是V DS =0和V DS >0时n 沟MOSFET 沟道表面的能带和电势分布示意图。

图中，Vs （0，y ）是相对n+源区（y=0）的表面势，ys 和yd 分别为源结和漏结的水平耗尽区宽度。

V DS =0时，在y=ys 至y=L-ys-yd 的区域（实际的沟道区）内，V S = V 0s （常数）
，ys 处的势垒高度为-qV 0
s 。

V DS 〉0时，沟道表面势增加V(y)，结果电势最小处y min （ys 附近）的电势为Vs(y min )=V 0
s +V(y min )，增加V(y min ),源和沟道之间的势垒则相应降低了
qV(y min )，这就是漏感应势垒降低。

显然，对一定的V DS ，器件的L 越小，DIBL 越显著，漏极电流的增加越显著，以至器件不能关断。

所以，DIBL 效应是对MOS 器件尺寸缩小的一个基本限制。

n 沟MOSFET 沟道表面的能带图和电势分布
（对称分布对应V DS =0，非对称分布对应V DS >0）
为了分析DIBL ，必须既考虑受栅偏压和衬底偏压控制的垂直电场εx ，也考虑受漏偏压控制的沿沟道方向的电场εy ，即必须求解二维泊松方程。

通过求解二维泊松方程，可以得到漏感应势垒降低为 qV(ys)=2kq λ0d x DS D V ys y L ys )cosh()cosh()/sinh(λ
λλ-- 上式表明，栅长L 一定时，DIBL 随漏压V DS 增加。

当L 很小或V DS 很大以至ys+y D =L 时，上式不再成立，这对应器件的穿通状态。

作为势垒降低的结果，漏偏压V DS 将使阈值电压下降，
ΔV T = -σV DS
其中，
σ=)cosh()cosh()/sinh(20λ
λλληys y L ys X k D d
-- η=1+C D /C ox
σ称为DIBL 因子，η为亚阈值理想因子，当短沟器件工作在阈值电压附近时，DIBL 效应非常严重。

在亚阈值区，亚阈值电流将随源结势垒的降低而增大。

这是因为DIBL 效应使源端势垒降低，从源区注入沟道的电子增加，造成器件在截止态有很大的电流，并且在短沟道器件中，亚阈值电流公式必须考虑y D 和ys,有效沟道长度为L-y D -ys ，随着L 减小，V DS 增大，根据y D 的表达式，y D 会增大（如下图所示），这就使有效沟道长度缩短，从而导致亚阈值电流增加。

V DS >0时的耗尽层宽度y D 大于V DS =0时的耗尽层宽度y 0
D
如果需要降低DIBL （漏感应势垒降低）效应的影响，可以采取加大沟道掺杂浓度的方法,浓度越大，漏到源的电力线穿透几率越小，有利于减小DIBL 。

加大沟道掺杂浓度，源漏结的耗尽区宽度会减小，即ys 和y D 减小，有效沟道长度增大，这样会使亚阈值电流下降，并且根据ΔV T = ±qN I / C ox ，可以提高器件的阈值电压，阈值电压提高也意味着亚阈值电流降低。

另外，降低V DS 也能减弱DIBL 效应的影响。

参考文献：
1．半导体器件物理基础，北京大学出版社，2002，曾树荣。

2． 数字CMOS VLSI 分析与设计基础，北京大学出版社，2002，甘学温。