数字电子技术项目教程
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数字ቤተ መጻሕፍቲ ባይዱ子技术项目教程 ppt 课件
2.逻辑功能分析 现态:CP脉冲作用前触发器的原状态,用Qn表示; 次态:CP脉冲作用后触发器的新状态,用Qn+1表示。
同步RS触发器功能表
R
0 0 0 0 1 1 1 1 1 1 0 0 1 1
S
0 0 0 1 0 1 1 0
Qn
0 1
Qn+1
0 1 1 1 0 0 × ×
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项目二 抢答器电路设计与装调
专题1 专题2 任务1 任务2 RS触发器 JK、D、T、T′触发器 抢答器电路仿真 抢答器电路制作与调试
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专题1 RS触发器
• 触发器是构成时序逻辑电路的基本单元电路。 • 触发器具有记忆功能,能存储一位二进制数码。它有两个 稳定的状态:0状态和1状态;在不同的输入情况下,它可 以被置成0状态或1状态;当输入信号消失后,所置成的状 态能够保持不变。 • 触发器有三个基本特性: • (1)有两个稳态: 0状态和1状态; • (2)在不同的输入情况下,它可以被置成0状态或1状态; • (3)当输入信号消失后,所置成的状态能够保持不变。
3.T′触发器 若将T触发器的输入端接成固定高电平“1”,则触发器就变成了“ 翻转型触发器”或“计数型触发器”,每来一个CP脉冲,触发器状 态就改变一次,这样的触发器有些资料上称其为T′触发器。
任务1 抢答器电路仿真
1.启动Multisim 10,单击电子仿真软件Multisim 10基本界面元件工具条 上的“Place TTL”按钮,从弹出的对话框“Family”栏中选择“74LS” ,再在“Component”栏中选取二输入与非门“74LS00N”2只、四输 入与非门“74LS20N”2只,如图所示,将它们放置在电子平台上。 2.单击元件工具条“Place Indicator”按钮,在弹出的对话框中,在 “Family”栏中选择“LAMP”,再在“Component”栏中选取 “5V_1W”,如仿真图一所示,再单击对话框右上角的“OK”按钮, 如图所示,将灯泡放置在电子平台上。 3.将其它元件调齐,并按仿真图二图连成仿真电路。 4.开启仿真开关,将仿真结果记录在下表中,并分析仿真结果。
(2)特性方程 特性方程以方程的形式表达了在时钟脉冲作用下,次态Qn+1与初 态Qn及控制输入信号间的逻辑函数关系。 (3)激励表 激励表以表格的形式表达了在时钟脉冲作用下实现一定的状态转 换(由初态Qn到次态Qn+1),应施加怎样的控制输入条件。 (4)状态图 以图形的形式表示在时钟脉冲作用下,状态变化与控制输入间的 变化关系,又叫做状态转换图。 (5)时序图 反映时钟脉冲、控制输入及触发器状态对应关系的工作波形图称 为时序图。时序图能够清楚地表明时钟信号及控制输入信号间的即时 控制关系。
仿真图1
仿真图2
输入 J1 J2 J3 J4
输出(灯亮记为“1”、灯灭记为“0” ) X2 X3 X4
0
0→1 0→1 0→1
×
1 0 0
×
0 1 0
×
0 0 1
实训报告 (1)画出仿真电路图。 (2)分析三人抢答器工作原理。 (3)记录并分析仿真结果。
任务2 抢答器电路制作与调试
2.4.1电路功能介绍 如图所示,电路可作为抢答信号的接收、保持和输出的基本电路 。S为手动清零控制开关,S1~S3为抢答按钮开关。 该电路具有如下功能: (1)开关S为总清零及允许抢答控制开关(可由主持人控制)。当开关被按 下时抢答电路清零,松开后则允许抢答。由抢答按钮开关~实现抢答 信号的输入。 (2)若有抢答信号输入(开关S1~S3中的任何一个开关被按下)时,与之对 应的指示灯被点亮。此时再按其他任何一个抢答开关均无效,指示灯 仍“保持”第一个开关按下时所对应的状态不变。
Q
JQ KQ
JK触发器状态转换图
JK触发器 时序图
4.主从触发器的一次翻转问题 主从触发器采用分步工作方式,解决了同步触发器的空翻问题, 提高了电路性能,但在实际应用中仍有一些限制。 主从型触发器在CP=1期间,主触发器能且仅能翻转一次的现象叫 一次翻转。由于一次翻转问题的存在,降低了主从解发器的抗干扰能 力,因而限制了主从型触发器的使用。 为了避免这种现象出现,要求在CP=1期间、状态不能改变。 二、抗干扰能力更强的触发器 1.维持阻塞型触发器 维持阻塞型触发器是利用电路内的维持——阻塞线所产生的“维 持阻塞”作用来克服空翻现象的时钟触发器。它的触发方式是边沿触 发(国产的维持阻塞型触发器一般为上升沿触发),即仅在时钟脉冲上 升沿接收控制输入信号并改变输出状态。在一个时钟作用下,维持阻 塞型触发器最多在脉冲作用边沿改变一次状态,因此不存在空翻现象 ,抗干扰能力更强。
JK触发器状态表
J
0 0 0 0 1 1 1 1
K
0 0 1 1 0 0 1 1
Qn
0 1 0 1 0 1 1 0
Qn+1
0 1 0 0 1 1 0 1
逻辑功能 保持 置0
置1
翻转
JK触发器激励表 J Qn → Qn+1
K
0 0 1 1
0 1 0 1
0 1
×
×
× × 1 0
结合JK触发器的状态转换真值表和卡诺图化简规则可得到其特性 方程: n1 n n
特性方程
n 1 n n Q ( S ) R Q S R Q 约束条件 R S 1 触发器的特性方程就是触发器次态Qn+1 与输入及现态Qn之间的逻辑关系式
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2.1.2 同步RS触发器
1.电路组成及逻辑符号
在CP=0期间,G3、G4被封锁,触发器状态不变。 在CP=1期间,由R和S端信号决定触发器的输出状态。 结论:触发器的动作时间是由时钟脉冲CP控制的。
抢答器电路
2.4.2电路连接调试 1.电路连接 检测所用的器件,按上图连接电路,先在电路板上插接好IC器件 。在插接器件时,要注意IC芯片的豁口方向(都朝左侧),同时要保证 IC管脚与插座接触良好,管脚不能弯曲或折断。指示灯的正、负极不 能接反。在通电前先用万用表检查各IC的电源接线是否正确。 2.电路调试 首先按抢答器功能进行操作,若电路满足要求,说明电路没有故 障;若某些功能不能实现,就要设法查找并排除故障。排除故障可按 信息流程的正向(由输入到输出)查找,也可按信息流程的逆向(由输出 到输入)查找。 例如,当有抢答信号输入时,观察对应指示灯是否点亮,若不亮 ,可用万用表(逻辑笔)分别测量相关与非门输入、输出端电平状态是 否正确,由此检查线路的连接及芯片的好坏。 若抢答开关按下时指示灯亮,松开时又灭掉,说明电路不能保持 ,此时应检查与非门相互间的连接是否正确,直至排除全部故障为止 。
专题2 JK、D、T、T′触发器
2.2.1 JK触发器 一、主从型JK触发器 1.电路结构
2.工作原理 当CP=1时,从触发器FF2输出状态保持不变;此时主触发器FF1 正常工作,主触发器的状态随J、K端输入信号状态的变化而改变。 当CP=0时,主触发器输出状态不变;从触发器开始工作,由于 S2=Q1,所以当主触发器输出Q1=1时,S2=1,从触发器置“1”,当主 触发器Q1=0时,S2=0,从触发器置“0”。即:从触发器的状态由主 触发器决定。 3.逻辑功能分析
信号输出端,Q=0、Q=1的状态称0状 态,Q=1、Q=0的状态称1状态
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R
R (b) 逻辑符号
S
信号输入端 低电平有效
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工作原理
Q Q
R 1
S 0
Q 1 0 不变 不定
&
&
0
1
1
1 0
S
R
0
①R=0、S=1时:由于R=0,不论原来Q为0还是1,都有Q=1; 再由S=1、Q=1可得Q=0。即不论触发器原来处于什么状态都 将变成0状态,这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。 ②R=1、S=0时:由于S=0,不论原来Q为0还是1,都有Q=1; 再由R=1、Q=1可得Q=0。即不论触发器原来处于什么状态都 将变成1状态,这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。 ③R=1、S=1时:根据与非门的逻辑功能不难推知,触发器保 持原有状态不变,即原来的状态被触发器存储起来,这体现了 触发器具有记忆能力。 ④R=0、S=0时:Q=Q=1,不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等,在两输入端的0同时撤除 后,将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况,这就是基本RS触发器的约束条件。
逻辑功能 保持 置1 置0 不允许
3.状态转换图
4.工作波形图(又称为时序图,设初态为0 )
置1
保持
置0
置1
同步RS触发器的时序图
5.同步触发器的空翻
同步触发器在一个CP脉冲作用后,出现两次或两次以上翻转的现象 称为空翻。
2.1.3 同步触发器的功能描述方法 1.述语和符号 时钟脉冲CP:同步脉冲信号 数据输入端:又称控制输入端, RS触发器的数据输入端是R和S;JK触 发器的数据输入端是J和K;D触发器的数据输入端是D等。 初态Qn :某个时钟脉冲作用前触发器的状态,即老状态,也称为“现 态”。 次态Qn+1 :某个时钟脉冲作用后触发器的状态,即新状态。 2.触发器逻辑功能的五种表述方式 ⑴状态表 状态表以表格的形式表达了在一定的控制输入条件下,在时钟脉 冲作用前后,初态向次态的转化规律,称为状态转换真值表,简称为 状态表,也称为功能真值表。
为D触发器状态表、状态转换图和时序图。
2.T触发器
把触发器的J、K端连接起来作为T端输入,则构成T触发器。触发器的逻辑功能 是:T=1时,每来一个脉冲,触发器状态翻转一次,为计数工作状态;T=0时,保 持原状态不变。即具有可控制计数功能。下面为触发器的逻辑图和状态表。
T 0 1
Qn+1 Qn Qn
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触发器有很多种,按逻辑功能可分为RS触发器、JK 触发器、D触发器、触发器等;按结构可分为主从型、维 持阻塞型和边沿型触发器等;按有无统一动作的时间节 拍可分为基本触发器和时钟触发器等。
Q
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2.1.1 基本RS触发器
•
电 路 组 成 和 逻 辑 符 号
2.边沿型触发器
边沿型触发器是利用电路内部的传输延迟时间实现边沿触发克服 空翻现象的。它采用边沿触发,一般集成电路采用下降沿触发方式( 即负边沿),触发器的输出状态是根据脉冲触发沿到来时刻输入信号 的状态来决定的。边沿触发器只要求在时钟脉冲的触发边沿前后的几 个门延迟时间内保持激励信号不变即可,因而这种触发器的抗干扰能 力较强。 维持阻塞型和边沿型触发器内部结构复杂,因此不再讲述其内部 结构和工作原理,只需掌握其触发特点,会灵活应用即可。
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状态转换表
态现 ,态 也: 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
R
0 0 0 0 1 1 1 1
S
0 0 1 1 0 0 1 1
Qn
0 1 0 1 0 1 0 1
Q n 1
× × 0 0 1 1 0 1
功能 不允许
Q n 1 0
置 0
Q n 1 1
置 1
Q n 1 Q n
保持
处次 的态 新: 的触 稳发 定器 状接 态收 。输 入 信 号 之 后 所
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次态Qn+1的卡诺图
n RS
Q 0 1 00 × × 01 0 0 11 0 1 10 1 1
2.2.2 D、T、T′触发器 1.D触发器 D触发器可以由JK触发器转换而来。下图即为由负边沿JK触发器 转换成的D触发器的逻辑图及逻辑符号。将触发器的J端通过一级非 门与K端相连,定义为D端。
由JK触发器的逻辑功能可知:当D=1,即J=1,K=0时,时钟脉 冲下降沿到来后触发器置“1”;当D=0,即J=0,K=1时,时钟脉冲 下降沿到来后触发器置“0”态。可见,D触发器在时钟脉冲作用下, 其输出状态与D端的输入状态一致,显然,D触发器的特性方程为: Qn+1 =D。 可见,触发器在脉冲作用下,具有置0、置1逻辑功能。下面分别