可控脉冲发生器的设计EDA课设报告

可控脉冲发生器的设计

一、设计目的

1.了解可控脉冲发生器的实现机理。

2.学会用示波器观察FPGA产生的信号。

3.学习用VHDL编写复杂功能的代码。

二、设计原理

1.EDA是电子设计自动化(Electronic Design Automation)的缩写。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL (Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使设计者的工作仅局限于利用软件的方式来完成对系统硬件功能的实现，可以说EDA技术的产生与发展是电子设计技术的一个巨大进步。EDA技术融合了众多电子设计技术和计算机辅助技术，使得它在现代电子学方面的应用越来越广泛，也成为电子、电气类大学生必须熟练掌握的一种设计工具。

2.VHDL是英文全名是VHSIC(Very High Speed Integrated Circuit) Hardware Description Language,是硬件描述语言的业界标准之一。VHDL语言功能强大、设计灵活。VHDL语言可以用简洁明确的源代码来描述复杂的逻辑控制，它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持多种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。

由于VHDL已经成为IEEE标准所规定的硬件描述性语言，目前大多数EDA工具几乎都支持VHDL。因为VHDL易读和结构化且易于修改设计所以在硬件电路设计过程中， VHDL语言得到广泛应用。

VHDL语言易于共享和复用。VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。

VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能。这个特点很好的符合了市场需求。对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL 描述的设计转变成门级网表。总之，由于VHDL语言有的这些优良的特点，它被广泛的应用在电子线路和电子系统的设计中。

3.Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，Quartus II通过和DSP Builder工具与Matlab/Simulink 相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

4.脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是要产生一个周期和占空比可变的脉冲波形。可控脉冲发生器的实现原理比较简单，可以简单的理解为一个计数器对输入的时钟信号进行分频的过程。通过改变计数器的上限值来达到改变周期的目的，通过改变电平翻转的阈值来达到改变占空比的目的。下面举个简单的例子来说明其工作原理。

假如有一个计数器T对时钟分频，其计数的范围是从0～N，

另取一个M （0≤M ≤N ），若输出为Q ，那么Q 只要满足条件

时，通过改变N 值，即可改变输出的脉冲波的周期；改变M 值，即可改变脉冲波的占空比。这样输出的脉冲波的周期和占空比分

别为：

三、设计内容

编写实现可控脉冲发生器程序，通过脉冲周期和占空比改变

实现不同脉冲的输出。用QuartusII 软件对设计进行编译、综合、仿真，给出相应的时序仿真波形和硬件电路图。

四、设计流程

1.程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

⎩⎨⎧≤≤<≤=N

T M M T Q 001%1001)1(⨯+=+=N M T N CLOCK 占空比周期

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CC IS

PORT( CLK: IN STD_LOGIC; --时钟输入

RST : IN STD_LOGIC; --复位输入

NU,ND : IN STD_LOGIC; --输入：控制频率的改变

MU,MD : IN STD_LOGIC; --输入：控制占空比的改变

FOUT : OUT STD_LOGIC --波形输出

);

END CC;

ARCHITECTURE BEHAVE OF CC IS

SIGNAL N_BUFFER,M_BUFFER:STD_LOGIC_VECTOR(10 DOWNTO 0);

SIGNAL N_COUNT :STD_LOGIC_VECTOR(10 DOWNTO 0); SIGNAL CLKIN : STD_LOGIC;

SIGNAL CLK_COUNT : STD_LOGIC_VECTOR(12 DOWNTO 0); --产生一个低速时钟，用于按键判断