版图设计步骤

二、IC设计规则 Cont. (以0.35umN阱CMOS工艺为例)
N阱：制作PMOS管的Nwell尺寸
NW.1 NW.2 NW.3 NW.4 宽度 N阱间距 N阱内的P区距N阱的边界 N阱内的N区距N阱的边界 1.70 1.10 1.10 0.20
NW.6 Legend NW.3 NW.2
Nwell NCOMP
如：传输门加法器中的基本单元有反相器、CMOS传输门
基本单元要按照等高的原则绘制，以保证单元之间互 连的兼容性，单元内部的连线采用金属1
3.功能块的设计 功能块可以根据系统的复杂程度分为多级
如：传输门加法器中的功能块可分为异或门（非） 、和产生电路、进位产生电路
大部分工作是调用基本单元进行连线单元间的连线
NW.4
PCOMP
NW.5
NCOMP/PCOMP：有源区
DIF.1
DIF.1
DIF.1 DIF.1 DIF.3
DIF.1 DIF.2 DIF.3 DIF.4 DIF.6
宽度 沟道宽
0.30
DIF.7
0.40
DIF.2
DIF.4
DIF.7
DIF.2
NCOMP 到 NCOMP 距离 0.60 PCOMP 到 PCOMP 距离 N阱内NCOMP 到 PCOMP 距离 孤立的N/P注入区的最小 2 面积 0.60 0.60
过孔尺寸 过孔间距 金属条两边覆盖过孔 （所有金属层）
PAD.1 PAD.3.10 PAD.2
0.45 x 0.45 0.45 0.15
PAD.3.7 PAD.3.3 PAD.3.11 PAD.3.12
POLYIMIDE
DIEL M5 M4
PAD.3.5
Via4 Via3
IMD4 IMD3 IMD2 IMD1 ILD FOX Si
DIF.6 DIF.5 Legend N-well NCOMP
DIF.12
(um )
0.78
DIF.7c
PCOMP Poly 2 Contact
DIF.7c
DIF.10
DIF.8
DIF.12
多晶硅 ：
PL2.2 PL2.3 PL2.4 PL2.5 栅宽（3.3V） 栅间距 (excluding serifs) 0.35 0.45
0.40 0.15 0.15
CON.7
CON.4
CON.6 有源区的接触孔与栅的间距 CON.7 栅上的接触孔与有源区间距
0.30 0.40
Butting Contact (Polyicide Only)
金属条
Mn.3 Mn.2
Mn.1 Mn.2 Mn.3
金属条宽 金属条间距 金属条两边覆盖过孔或接触孔宽度
布局布线 较大的功能ቤተ መጻሕፍቲ ባይዱ 布局布线 较小的功能块 布局布线
单元库中基本单元
布图规划
1. 布图规划
根据连线最短规则将各功能模块和引脚进行整体布局
电源环 VSS
版图布局示意图：
VDD
cell via
电源带
m2 m1
2.基本单元的设计 基本单元通常包括如反相器，传输门等在电路 中需要（重复）使用的最基本的电路单元，每 一层的绘制都需要仔细考虑设计规则
PL2.2 PL2.6
PL2.3 PL2.5 0.1um
0.05um
0.05um
0.05um
PL2.5 Legend PL2.4 PL2.1 PL2.3 N-Well Comp Poly 2 Contact
栅与源漏区边界的最小间距 0.50
PL2.6b
栅超出有源区距离
0.45
PL2.6a PL2.6b PL2.6b
PAD 3.13 PAD.3.14
M3
Via2
M2
via1
M1
键合点（PAD）
PAD.1 PAD.2 PAD.3.1
宽度 间距 顶层金属四周覆盖键合点距离
70 30 2.5
说明：实际版图中的pad都是有保护电路的，且厂商会 提供经过若干次实验的电路。
二、版图设计步骤(人工)
版图检查与验证
总体版图
Dog Bone
接触孔 ：
CON.1 最大/最小接触孔尺寸 CON.2 接触孔最小间距 CON.3 CON.5 扩散区的接触孔与边沿的距 离 多晶硅栅上的接触孔到多晶 硅栅边界的距离 0.40x0.40
CON.5 CON.2 CON.3 CON.1 CON.6 CON.5 Legend Comp Poly 2 Contact
0.60 0.60 0.15
Mn.5
Mn.4
Legend Metal Via/ Contact
Mn.2 Vn.2 Vn.1 Mn.1 Vn.3
说明：实际版图中，顶层金属会有不同，间距和条宽都 会增加。
过孔 ：
PAD 3.8 PAD.3.6 PAD.3.4 PAD.3.2 PAD.3.1
Vn.1 Vn.2 Vn.3
半导体 集成电路
学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期
第14章MOS集成电路 版图设计基础
内容提要
IC设计流程 版图设计规则 版图设计步骤
一、IC设计流程
模拟
总体要求 系统功能设计 子系统 /功能块
数字
System C
Verilog(VHDL) modelsim
门级逻辑 网表
AHDL
SPECTURE
逻辑图
寄存器传输级 描述 寄存器传输级 模拟与验证
综合 逻辑模拟 与验证
DC modelsim
SPICE/ SPECTURE
电路图
电路模拟 与验证
版图生成
CADENCE的Virtuso
APOLLO(自动)
版图几何设计规则和 电学规则检查
同右
网表一致性检 查和后仿真
5.版图检查与验证
(ERC):设计规则检查 LVS：版图与原理图一致性验证
DRACULA,DIVA,CALIBRE
最终版图数据 与测试向量 制版 与工艺流片 计算机辅助 ) 测试( ICCAT 生产定型 工艺模拟
二、IC设计规则(Design Rule)
1.宽度规则(Width rule):由工艺（光刻）极 限尺寸确定
2.间距规则(space rule)：避免短路
3.交叠规则（overlap rule）：防止实际工艺偏 差造成的开路或短路
4.PAD单元
PAD单元部分包括： （1）绑定金属线所需的 可靠连接区域 （2）ESD保护结构 （4）与内部电路相连的 接口 （3）输入、输出缓冲器
（1）绑定金属线所需的可靠连接区域
（2）ESD保护结构 ESD:ElectroStatic Discharge
输入I/O栅保护电路
其余ESD保护电路见P397