CMOS集成电路低功耗设计方法_徐芝兰

第34卷第3期2004年6月

微电子学Microelectronics Vo l .34,№3Jun .2004

收稿日期:2003-05-10;　定稿日期:2003-06-25

文章编号:1004-3365(2004)03-0223-04

CMOS 集成电路低功耗设计方法

徐芝兰,杨莲兴

(复旦大学　专用集成电路与系统国家重点实验室,上海　200433)

摘　要:　近年来,功耗问题已成为VLSI 设计,尤其是在电池供电的应用中必须考虑的重要问题之一。文章通过对CMOS 集成电路功耗起因的分析,对CM OS 集成电路低功耗设计方法[1]

和设计工具进行了深入的讨论。

关键词:　CM OS;集成电路;低功耗设计中图分类号:　T N432文献标识码:　A

Design Methodology for Low -Power CMOS Integrated Circuits

XU Zhi-lan,YANG Lian-x ing

(State K ey L aboratory of A S IC &Sy stems ,F udan Univ ersity ,S hang hai 200433,P .R .China )

Abstract :　In recent y ears,po wer consumption has beco me a majo r co ncer n f or desig ning V L SI systems,espe-cially in batt ery -oper ated applicat ions.T hr oug h the analy sis o f t he sour ce of CM O S IC pow er consum ption,design methods for lo w -pow er CM OS IC's and a set o f EDA too ls ar e discussed in detail in this paper .

Key words :　CM O S;Integ rat ed cir cuit;L o w -pow er design EEACC :　2570D

1　引　言

近年来,随着一些便携式电子系统,如笔记本电脑、PDA 、手机等的广泛应用,集成电路的功耗也被提到与面积和速度同等重要的位置。如果仍使用传统的技术,就可能负担相当重量的电池,或者电池的使用时间相当短;随着集成电路集成度的提高,在设计时若不考虑功耗问题,可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效;功耗过大也会给封装带来很大困难。本文分别对CMOS 集成电路的功耗来源和低功耗的设计方法及设计工具等进行了详细讨论。

2　CM O S 电路功耗的来源

CMOS 电路中有两种主要的功耗来源:静态功耗和动态功耗。其中,动态功耗包括短路电流引起的功耗(称为直流开关功耗或短路功耗,发生在跃变过

程中双管同时导通引起的瞬态电流而形成的功耗)

和负载电容的功耗(称为交流开关功耗,由对负载电容充放电电流引起的功耗);静态功耗主要是由漏电流引起的功耗(图1)

。

图1　CM OS 电路的功耗

2.1　动态功耗2.1.1　交流开关功耗

当反相器的输入为理想阶跃波时,对纯电容负载C L 充放电所消耗的功率为交流开关功耗(图2)。CM OS 反相器的平均动态功耗为

P D =aC L f V 2d d

式中,a 为开关系数,即每个时钟周期中发生状态变化器件的个数,C L 为负载电容,f 为电路的工作频率,V dd

为电路的电源电压值。

图2　CM O S 电路的交流开关功耗

2.1.2　直流开关功耗

当反相器输入为非理想阶跃波时,在输入波上升沿或下降沿瞬间,存在P 管和N 管同时导通的区域,由此引起的功耗称直流开关功耗或短路功耗。其值为:

P L =V dd I ST

式中,V dd 为电路的电源电压值,I ST 为短路电流值(见图3)

。

图3　CM O S 电路的直流开关功耗

2.2　静态功耗

从理论上讲,CM OS 电路在稳定状态下没有从电源到地的直接路径,所以没有静态功耗。然而,在

实际情况下,扩散区和衬底之间的PN 结上总存在反向漏电流,该漏电流与扩散结浓度和面积有关,从而造成一定的静态功耗(参见图4),其值可表示为:

P s =V dd I leakage

式中,V dd 为电路的电源电压值,I leakag e 为漏电流的值(见图5)。

通过以上讨论,可以得到电路的总功耗为: P =P D +P L +P s =aC L f V 2dd

+

V d d I S T +V d d I leakage

式中,占主要地位的是P D ,它主要取决于三个

参数:负载电容、时钟频率和电源电压。随着CMOS 集成电路尺寸的减小,栅电容和电源电压也相应减小,当门数固定、时钟频率提高时,由于功耗近似正比于频率和负载电容的一次方,而正比于电源电压的二次方,

所以整个电路功耗将减小。

图4　M OS

电路的静态功耗

图5　CM O S 电路的漏电流

3　低功耗设计方法

3.1　工艺调整对低功耗设计的影响

随着工艺的发展,沟道长度不断减小,金属层不断增加,对低功耗设计带来一定的影响。作为电路设

计者,不可能去改变工艺上的参数,但是对这些工艺的了解有助于设计。3.1.1　V t 的优化[2]

随着工艺的进步和频率的不断提高,器件特征尺寸随之减小,氧化层的厚度也相应变薄,器件所能承受的电压降低,使电源电压减小,从而降低了功耗。由于电源电压减小,阈值电压V t 必须从先前的0.7～1.0V 下降到0.1～0.3V 。但是,随着V t 的减小,漏电流所产生的功耗在总功耗中所占的比例就有可能上升。

3.1.2　工艺尺寸的减小

器件工艺尺寸的不断减小对功耗的降低和电路速度的提高有着重要的影响。其中主要的一点是整个电容的减少,这将在一定程度上减少电路的功耗和延迟。栅电容和连线电容一般可以用下式表示: