直接数字频率合成器的设计与分析
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END IF; OUT1<=TEMP; END PROCESS; END ARCHITECTURE ART;
第11章 直接数字频率合成器的设计与分析
11.3.2 相位寄存器REG1的VHDL源程序 --REG1.VHD (REG2.VHD与REG1.VHD相似) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
第11章 直接数字频率合成器的设计与分析
DDS技术是一种把一系列数字形式的信号通过DAC转 换成模拟形式的信号合成技术，目前使用最广泛的一 种DDS方式是利用高速存储器作查找表，然后通过高 速DAC输出已经用数字形式存入的正弦波。
第11章 直接数字频率合成器的设计与分析
DDS技术具有频率切换时间短(＜20 ns)，频率分 辨率高(0.01 Hz)，频率稳定度高，输出信号的频率和 相位可以快速程控切换，输出相位可连续，可编程以 及灵活性大等优点，它以有别于其他频率合成方法的 优越性能和特点成为现代频率合成技术中的姣姣者。 DDS广泛用于接受机本振、信号发生器、仪器、通信 系统、雷达系统等，尤其适合跳频无线通信系统。
第11章 直接数字频率合成器的设计与分析
频率 M 控制字
累加器
N位 相位
寄存器
fc
时钟源
相位 控制字
加法器
正 (余 )弦 查找表
DAC
LPF
fout 输出频率
图11.1 DDS基本原理图
第11章 直接数字频率合成器的设计与分析
11.2.2 DDS的FPGA实现设计 根据图11.1，并假定相位控制字为0，这时DDS的
11.3 主要VHDL源程序
11.3.1 相位累加器SUM99的VHDL源程序 --SUM99.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
Q<=D; END IF; END PROCESS; END ARCHITECTURE ART;
第11章 直接数字频率合成器的设计与分析
11.3.3 正弦查找表ROM的VHDL源程序 --ROM.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM IS PORT (ADDR:IN STD_LOGIC_VECTOR (9 DOWNTO 0);
第11章 直接数字频率合成器的设计与分析
11.1 系统设计要求
1971年，美国学者J.Tierncy、C.M.Reader和B.Gold 提出了以全数字技术从相位概念出发直接合成所需波 形的一种新的频率合成原理。随着技术和水平的提高， 一种新的频率合成技术——直接数字频率合成(DDS， Direct Digtal Synthesis)技术得到了飞速发展。
第11章 直接数字频率合成器的设计与分析
For ( i=0;i<1024;i++) {s=sin(actan(1)*8*i/1024); Printf(" %d，%d; \n"， (int)((s+1)*1023/2));
} } 两个程序运行之后所得结果是一致的。
第11章 直接数字频率合成器的设计与分析
第11章 直接数字频率合成器的设计与分析
11.2 系统设计方案
11.2.1 DDS的工作原理 图11.1是DDS的基本原理图，频率控制字M和相位
控制字分别控制DDS输出正(余)弦波的频率和相位。 DDS系统的核心是相位累加器，它由一个累加器和一 个N位相位寄存器组成。每来一个时钟脉冲，相位寄存 器以步长M增加。
BEGIN PROCESS(CLK, EN, RESET) IS BEGIN
第11章 直接数字频率合成器的设计与分析
IF RESET='1'THEN TEMP<="0000000000";
ELSE IF CLK'EVENT AND CLK='1'THEN IF EN='1' THEN TEMP<=TEMP+K; END IF; END IF;
图11.2 DDS内部组成框图
第11章 直接数字频率合成器的设计与分析
首先利用MATLAB或C语言编程对正弦函数进行采样； 然后对采样数据进行二进制转换，其结果作为查找表地 址的数值。
用MATLAB语言编写的正弦函数数据采集程序如下：
第11章 直接数字频率合成器的设计与分析
CLEAR TIC； T=2*PI/1024； t=[0:T:2*pi]; y=255*sin(t); round(y)； 用C语言编写的正弦函数数据采样程序如下： #include "stdio.h" #include "math.h" Main( ) { int I; Float s;
CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END ENTITY REG1;
第11章 直接数字频率合成器的设计与分析
ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS
BEGIN IF(CLK'EVENT AND CLK='1')THEN
第11章 直接数字频率合成器的设计与分析
CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END ENTITY SUM99; ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0);
核心部分相位累加器的FPGA的设计可分为如下几个模 块：相位累加器SUM99、相位寄存器REG1、正弦查找 表ROM和输出数据寄存器REG2，其内部组成框图如 图11.2所示。图中，输入信号有时钟输入CLK，使能端 EN，复位端RESET，频率控制字K，输出信号为Q。
第11章 直接数字频率合成器的设计与分析
第11章 直接数字频率合成器的设计与分析
11.3.2 相位寄存器REG1的VHDL源程序 --REG1.VHD (REG2.VHD与REG1.VHD相似) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
第11章 直接数字频率合成器的设计与分析
DDS技术是一种把一系列数字形式的信号通过DAC转 换成模拟形式的信号合成技术，目前使用最广泛的一 种DDS方式是利用高速存储器作查找表，然后通过高 速DAC输出已经用数字形式存入的正弦波。
第11章 直接数字频率合成器的设计与分析
DDS技术具有频率切换时间短(＜20 ns)，频率分 辨率高(0.01 Hz)，频率稳定度高，输出信号的频率和 相位可以快速程控切换，输出相位可连续，可编程以 及灵活性大等优点，它以有别于其他频率合成方法的 优越性能和特点成为现代频率合成技术中的姣姣者。 DDS广泛用于接受机本振、信号发生器、仪器、通信 系统、雷达系统等，尤其适合跳频无线通信系统。
第11章 直接数字频率合成器的设计与分析
频率 M 控制字
累加器
N位 相位
寄存器
fc
时钟源
相位 控制字
加法器
正 (余 )弦 查找表
DAC
LPF
fout 输出频率
图11.1 DDS基本原理图
第11章 直接数字频率合成器的设计与分析
11.2.2 DDS的FPGA实现设计 根据图11.1，并假定相位控制字为0，这时DDS的
11.3 主要VHDL源程序
11.3.1 相位累加器SUM99的VHDL源程序 --SUM99.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
Q<=D; END IF; END PROCESS; END ARCHITECTURE ART;
第11章 直接数字频率合成器的设计与分析
11.3.3 正弦查找表ROM的VHDL源程序 --ROM.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM IS PORT (ADDR:IN STD_LOGIC_VECTOR (9 DOWNTO 0);
第11章 直接数字频率合成器的设计与分析
11.1 系统设计要求
1971年，美国学者J.Tierncy、C.M.Reader和B.Gold 提出了以全数字技术从相位概念出发直接合成所需波 形的一种新的频率合成原理。随着技术和水平的提高， 一种新的频率合成技术——直接数字频率合成(DDS， Direct Digtal Synthesis)技术得到了飞速发展。
第11章 直接数字频率合成器的设计与分析
For ( i=0;i<1024;i++) {s=sin(actan(1)*8*i/1024); Printf(" %d，%d; \n"， (int)((s+1)*1023/2));
} } 两个程序运行之后所得结果是一致的。
第11章 直接数字频率合成器的设计与分析
第11章 直接数字频率合成器的设计与分析
11.2 系统设计方案
11.2.1 DDS的工作原理 图11.1是DDS的基本原理图，频率控制字M和相位
控制字分别控制DDS输出正(余)弦波的频率和相位。 DDS系统的核心是相位累加器，它由一个累加器和一 个N位相位寄存器组成。每来一个时钟脉冲，相位寄存 器以步长M增加。
BEGIN PROCESS(CLK, EN, RESET) IS BEGIN
第11章 直接数字频率合成器的设计与分析
IF RESET='1'THEN TEMP<="0000000000";
ELSE IF CLK'EVENT AND CLK='1'THEN IF EN='1' THEN TEMP<=TEMP+K; END IF; END IF;
图11.2 DDS内部组成框图
第11章 直接数字频率合成器的设计与分析
首先利用MATLAB或C语言编程对正弦函数进行采样； 然后对采样数据进行二进制转换，其结果作为查找表地 址的数值。
用MATLAB语言编写的正弦函数数据采集程序如下：
第11章 直接数字频率合成器的设计与分析
CLEAR TIC； T=2*PI/1024； t=[0:T:2*pi]; y=255*sin(t); round(y)； 用C语言编写的正弦函数数据采样程序如下： #include "stdio.h" #include "math.h" Main( ) { int I; Float s;
CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END ENTITY REG1;
第11章 直接数字频率合成器的设计与分析
ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS
BEGIN IF(CLK'EVENT AND CLK='1')THEN
第11章 直接数字频率合成器的设计与分析
CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END ENTITY SUM99; ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0);
核心部分相位累加器的FPGA的设计可分为如下几个模 块：相位累加器SUM99、相位寄存器REG1、正弦查找 表ROM和输出数据寄存器REG2，其内部组成框图如 图11.2所示。图中，输入信号有时钟输入CLK，使能端 EN，复位端RESET，频率控制字K，输出信号为Q。
第11章 直接数字频率合成器的设计与分析