超深亚微米IC设计中的天线效应分析
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
在深亚微米VLSI的加工工艺中，有三种基于等 离子技术的刻蚀工序：
(1) 导体连线和图形的刻蚀。金属层或多晶硅等 导体层面在等离子束的刻蚀下，形成各种各样的图 形和线条。在工序结束前，导体图形的侧面会暴露 在等离子束下从而积累电荷。这种情况下积累电荷 量的多少与导体图形或线条的侧面积成正比。
(2) 掩模胶的去除。导体图形刻好后，要用等离 子束去掉导体图形上覆盖的掩模胶。掩模胶在工序 的最后被去除时，导体层的顶面直接暴露在等离子 束下。这种情况下积累电荷的多少正比于导体层图 形的面积。
如果积累在导体表面的电荷能够通过一条低阻
抗泄放回路来释放，如从已生成的器件的掺杂区(源 区/漏区)泄放，那它就不会造成栅氧化层的损伤。
电源 扩散区
电荷
栅区
D 器件 2
C 电流
B 电流
电源
A 器件 1
金属 1 金属 2 过孔
图1 电荷在导体上的积累和泄放
电荷在导体上的积累和泄放如图1所示，当金属 没有生成时，AB段积累的电荷通过器件1的栅泄放 从而损伤栅氧。而CD段积累的电荷会通过器件2的
(3) 通孔刻蚀。在导体层与层之间的绝缘层上刻 出通孔。在通孔刻蚀完成时，通孔下层的导体层直 接暴露在等离子束下，其积累电荷量的多少正比于 通孔的总面积。
从这三种典型等离子工序可看出，栅氧化层被 损伤的几率正比于导体层的图形面积和侧面积，反 比于其直接相连的栅的面积。
2 天线效应的消除
由前面分析的天线效应的产生机理可以得到天 线效应的消除机理：减小暴露的导体面积或加入其 他电荷泄放回路。图2所示为消除天线效应的方法。
(1) 局部天线比率 PAR{Mi (N j ), g(k)} ，表示直 接连接到栅k的第j节点的金属i层的天线比率：
∑ PAR{Mi (N j ), g(k)} =
AMi (N j ) × AA / FS Ag (M i , N j )
(5)
式中 g(k)表示gate(k)；、 AM i (Nj)表示第i层金属(j节 点)面积(area of metali(nodej))；AA表示天线面积 (antenna area)；Fs表示侧面积调整因子(side area adjusted factor)；Ag(Mi,Nj)表示直接连接到第i层金属 j节点的栅面积(area of the gate(s) connected below
增刊
李蜀霞 等: 超深亚微米 IC 设计中的天线效应分析
115
的定义是为了方便天线效应的检查，同时根据不同
的工艺条件以及不同的检查对象，给出可允许的最
大比值作为阈值来判断是否存在天线效应，从而确
保金属上的电荷不会损坏栅极。
由天线效应的产生原理得出天线比率为：
AR = Am Ag
(1)
或
AR = As,m Ag
在实际设计中，需要考虑到性能和面积及其他 因素的折中要求，常常将方法1、方法2和方法4结合 使用来消除天线效应。
3 天线规则
EDA版图设计工具是通过Foundry厂商提供的 天线规则来检查天线效应的。天线规则规定了能够 连接到栅极上而不需要源极或漏极作为放电器件的 最大金属面积。
基本天线规则用天线比率(antenna ratio，AR)来 衡量一颗芯片可能产生天线效应的几率。天线比率 的定义是：构成“天线”的导体(一般是金属)的面积 与其直接相连的栅氧化层的面积的比值。天线比率
关 键 词 天线规则; 栅氧; 天线效应; 超深亚微米
中图分类号 TN402
文献标识码 A
Analysis of Process Antenna Effect in VDSM IC Design
LI Shu-xia, LIU Hui-hua, ZHAO Jian-ming, and HE Chun
(Research Institute of Electronic Science and Technology, University of Electronic of Science and Technology of china Chengdu 610054)
Key words antenna roe; gate-oxide; process antenna effect; very deep submicron
在半导体技术进入超深亚微米(VDSM)级别时， 可靠性设计就成为新一代集成电路设计和制造工艺 不得不面对的一个重大挑战。
在芯片生产过程中，暴露的金属线或者多晶硅 (polysilicon)等导体，就像是一根根天线，会收集电 荷(如等离子刻蚀产生的带电粒子)导致电位升高。天 线越长，收集的电荷也就越多，电压就越高。若这 片导体碰巧只接了MOS的栅，那么高电压就可能把 薄栅氧化层击穿，使电路失效，这种现象就是“天 线效应(PAE)”[1-10]。随着工艺技术的发展，栅的尺 寸越来越小，金属的层数越来越多，发生天线效应 的可能性就越大。本文就可靠性设计的一方面—— 天线效应作具体分析。
(2)
式中 AR为天线比率；Ag为栅面积；Am为与栅直接
相连的金属的面积；As,m为与栅直接相连的金属侧面
积。如图3所示，把导体面积分为顶层面积Am和侧面
积As,m：
Am = WL
(3)
As,m = 2(W + L)t
(4)
有些EDA工具(如Cadence公司的SoCEncounter)
可以在提版图参数时提出连线周长信息perimeter，
【摘要】天线效应(PAE)是超深亚微米IC设计后端设计流程中的一个关键问题。该文具体分析了在芯片制造过程中产生
天线效应的原因和影响因素，根据其产生机理提出了四种消除天线效应的方法，同时还给出了设计中的天线规则和天线比率
的具体计算方法。在真实的设计实例中，运用该方法解决了设计中存在的天线效应问题，证明了它的切实可行性。
1 天线效应的产生
在深亚微米集成电路加工工艺中，经常使用一 种基于等离子技术的离子刻蚀工艺(plasma etching)。 该技术适应随着尺寸不断缩小，掩模刻蚀高分辨率 的要求，但在蚀刻过程中，会产生游离电荷，当刻 蚀导体(金属或多晶硅)时，裸露的导体表面就会收集 游离电荷。所积累的电荷多少与其暴露在等离子束
Abstract Process antenna effect is a key challenge in backend design flow of very deep submicron (VDSM) IC design. The affection factors and causations generating process antenna effect (PAE) in the IC fabrication process are analyzed. Four elimination methods of PAE are applied in VDSM IC design. The calculation method of antenna ratio is deduced. The feasibility of these methods are proved in design.
收稿日期：2008 − 03 − 04 作者简介：李蜀霞(1983 − )，女，硕士生，主要从事超深亚微米集成电路后端设计方面的研究.
114
电子科技大学学报
第 37 卷
源漏区泄放，对器件2的栅氧不会造成损伤。当金属 2生成后，AB短积累的电荷通过ABCD回路到器件2 的有源区泄放，器件1和器件2的栅氧化层都不会受 到损伤。
在版图设计中，向上跳线法使用较多，其原理 是：考虑当前金属层对栅极的天线效应时，上一层 金属还不存在，通过跳线，减小存在天线效应的导 体面积来消除天线效应。现代的多层金属布线工艺， 在低层金属里出现PAE效应，一般都可采用向上跳 线的方法消除。但当最高层出现天线效应时，就不 能用该方法了。
(2) 添加天线器件，给“天线”加上反偏二极管。 如图2c所示，通过给直接连接到栅的存在天线效应 的金属层接上反偏二极管，形成一个电荷泄放回路， 累积电荷就对栅氧构不成威胁，从而消除了天线效 应。当金属层位置有足够空间时，可直接加上二极 管，若遇到布线阻碍或金属层位于禁止区域时，就 需要通过通孔将金属线延伸到附近有足够空间的地 方，插入二极管。
(3) 给所有器件的输入端口都加上保护二极管。 该方法能保证完全消除天线效应，但是会在没有天 线效应的金属布线上浪费很多不必要的资源，且使 芯片的面积增大数倍，这是VLSI设计不允许出现 的。所以这种方法不合理，也是不可取的。
(4) 对于上述方法都不能消除的长走线上的 PAE，可通过插入buffer[5]切断长线来消除天线效应。
(2) 累积天线比率为：
∑ CAR{Mi (N j ), g(k)} = PAR{M n (N j ), g(k)} (6) n<i
如：
CAR{M3 (N1), g(1)} = PAR{M1(N1), g(1)} + PAR{M 2 (N1), g(1)} + PAR{M3 (N1), g(1)} 一般情况下，在集成电路后端设计的工艺库中
存在天线效应
a. 天线效应
向上跳线法
向下跳线法 b. 跳线法
添加天线二极管 c. 添加反偏二极管
其他金属 过孔 金属 3 金属 2 金属 1 多晶栅
图2 消除天线效应的方法
在集成电路版图设计中，消除天线效应的方法 一般有四种：
(1) 跳线法。又分为“向上跳线”和“向下跳线” 两种方式，如图2b所示。跳线即断开存在天线效应 的金属层，通过通孔连接到其他层(向上跳线法接到 天线层的上一层，向下跳线法接到下一层)，最后再 回到当前层。这种方法通过改变金属布线的层次来 解决天线效应，但是同时增加了通孔。由于通孔的 电阻很大，会直接影响到芯片的时序和串扰问题， 所以在使用此方法时要严格控制布线层次变化和通 孔的数量。
第 37 卷 增刊 2008年6月
电子科技大学学报 Journal of University of Electronic Science and Technology of China
Biblioteka Baidu
Vol.37 suppl Jun. 2008
超深亚微米IC设计中的天线效应分析
李蜀霞，刘辉华，赵建明，何 春
(电子科技大学电子科学技术研究院 成都 610054)
下的导体面积成正比。如果积累了电荷的导体直接 连接到器件的栅极上，就会在多晶硅栅下的薄氧化 层形成F-N隧穿电流泄放电荷。当积累的电荷超过一 定数量时，这种F-N电流会损伤栅氧化层，从而使器 件甚至整个芯片的可靠性和寿命严重降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。 因此，PAE又称为等离子导致栅氧损伤[2-4](plasma induced gate oxide damage，PID)。
在实际计算金属层的天线效应时，不同的 Foundry厂有不同的要求。主要有两种方式：局部天 线比率(partial antenna ratio，PAR)和累积天线比率 (cumulated antenna ratio，CAR)。局部天线比率，又 称为顶层天线比率，就是只考虑顶层金属的天线效 应；累积天线比率即为顶层金属和与其直接相关联 的底层金属对栅的面积比值之和，不但需要求出顶 层金属的PAR，还要求出与顶层金属直接相关联的 下层金属的PAR。
metali, nodej)。
金属 4
N1
金属 3
N1
N2
金属 2
N1
金属 1
N1
N2
多晶栅 栅(1) 栅(2) 栅(3) 栅(4)
N2 N3
栅(5)
N3 N4
输出二极管
图4 天线比率计算示意图
如：
∑ PAR{M3 (N1), g(1)} =
AM3 (N1) Ag (g(1), g(2), g(3), g(4), g(5))
从而侧面积的计算公式可变为：
As,m = perimeter × t
L
t W
图3 金属面积计算示意图
随着器件尺寸缩小，在深亚微米/超深亚微米集 成电路中，金属线的厚度t要比宽度W大得多。如在 SMIC0.18 µm工艺金属2到金属5金属线中，厚度为 0.53 µm，宽度为0.28 µm。此时，金属层侧面上积累 的电荷更容易给栅氧造成损伤，如果还用金属顶层 面积来计算天线比率就会有很大的误差。所以许多 Foundry厂提出的要求一般都是只针对侧面积。
(1) 导体连线和图形的刻蚀。金属层或多晶硅等 导体层面在等离子束的刻蚀下，形成各种各样的图 形和线条。在工序结束前，导体图形的侧面会暴露 在等离子束下从而积累电荷。这种情况下积累电荷 量的多少与导体图形或线条的侧面积成正比。
(2) 掩模胶的去除。导体图形刻好后，要用等离 子束去掉导体图形上覆盖的掩模胶。掩模胶在工序 的最后被去除时，导体层的顶面直接暴露在等离子 束下。这种情况下积累电荷的多少正比于导体层图 形的面积。
如果积累在导体表面的电荷能够通过一条低阻
抗泄放回路来释放，如从已生成的器件的掺杂区(源 区/漏区)泄放，那它就不会造成栅氧化层的损伤。
电源 扩散区
电荷
栅区
D 器件 2
C 电流
B 电流
电源
A 器件 1
金属 1 金属 2 过孔
图1 电荷在导体上的积累和泄放
电荷在导体上的积累和泄放如图1所示，当金属 没有生成时，AB段积累的电荷通过器件1的栅泄放 从而损伤栅氧。而CD段积累的电荷会通过器件2的
(3) 通孔刻蚀。在导体层与层之间的绝缘层上刻 出通孔。在通孔刻蚀完成时，通孔下层的导体层直 接暴露在等离子束下，其积累电荷量的多少正比于 通孔的总面积。
从这三种典型等离子工序可看出，栅氧化层被 损伤的几率正比于导体层的图形面积和侧面积，反 比于其直接相连的栅的面积。
2 天线效应的消除
由前面分析的天线效应的产生机理可以得到天 线效应的消除机理：减小暴露的导体面积或加入其 他电荷泄放回路。图2所示为消除天线效应的方法。
(1) 局部天线比率 PAR{Mi (N j ), g(k)} ，表示直 接连接到栅k的第j节点的金属i层的天线比率：
∑ PAR{Mi (N j ), g(k)} =
AMi (N j ) × AA / FS Ag (M i , N j )
(5)
式中 g(k)表示gate(k)；、 AM i (Nj)表示第i层金属(j节 点)面积(area of metali(nodej))；AA表示天线面积 (antenna area)；Fs表示侧面积调整因子(side area adjusted factor)；Ag(Mi,Nj)表示直接连接到第i层金属 j节点的栅面积(area of the gate(s) connected below
增刊
李蜀霞 等: 超深亚微米 IC 设计中的天线效应分析
115
的定义是为了方便天线效应的检查，同时根据不同
的工艺条件以及不同的检查对象，给出可允许的最
大比值作为阈值来判断是否存在天线效应，从而确
保金属上的电荷不会损坏栅极。
由天线效应的产生原理得出天线比率为：
AR = Am Ag
(1)
或
AR = As,m Ag
在实际设计中，需要考虑到性能和面积及其他 因素的折中要求，常常将方法1、方法2和方法4结合 使用来消除天线效应。
3 天线规则
EDA版图设计工具是通过Foundry厂商提供的 天线规则来检查天线效应的。天线规则规定了能够 连接到栅极上而不需要源极或漏极作为放电器件的 最大金属面积。
基本天线规则用天线比率(antenna ratio，AR)来 衡量一颗芯片可能产生天线效应的几率。天线比率 的定义是：构成“天线”的导体(一般是金属)的面积 与其直接相连的栅氧化层的面积的比值。天线比率
关 键 词 天线规则; 栅氧; 天线效应; 超深亚微米
中图分类号 TN402
文献标识码 A
Analysis of Process Antenna Effect in VDSM IC Design
LI Shu-xia, LIU Hui-hua, ZHAO Jian-ming, and HE Chun
(Research Institute of Electronic Science and Technology, University of Electronic of Science and Technology of china Chengdu 610054)
Key words antenna roe; gate-oxide; process antenna effect; very deep submicron
在半导体技术进入超深亚微米(VDSM)级别时， 可靠性设计就成为新一代集成电路设计和制造工艺 不得不面对的一个重大挑战。
在芯片生产过程中，暴露的金属线或者多晶硅 (polysilicon)等导体，就像是一根根天线，会收集电 荷(如等离子刻蚀产生的带电粒子)导致电位升高。天 线越长，收集的电荷也就越多，电压就越高。若这 片导体碰巧只接了MOS的栅，那么高电压就可能把 薄栅氧化层击穿，使电路失效，这种现象就是“天 线效应(PAE)”[1-10]。随着工艺技术的发展，栅的尺 寸越来越小，金属的层数越来越多，发生天线效应 的可能性就越大。本文就可靠性设计的一方面—— 天线效应作具体分析。
(2)
式中 AR为天线比率；Ag为栅面积；Am为与栅直接
相连的金属的面积；As,m为与栅直接相连的金属侧面
积。如图3所示，把导体面积分为顶层面积Am和侧面
积As,m：
Am = WL
(3)
As,m = 2(W + L)t
(4)
有些EDA工具(如Cadence公司的SoCEncounter)
可以在提版图参数时提出连线周长信息perimeter，
【摘要】天线效应(PAE)是超深亚微米IC设计后端设计流程中的一个关键问题。该文具体分析了在芯片制造过程中产生
天线效应的原因和影响因素，根据其产生机理提出了四种消除天线效应的方法，同时还给出了设计中的天线规则和天线比率
的具体计算方法。在真实的设计实例中，运用该方法解决了设计中存在的天线效应问题，证明了它的切实可行性。
1 天线效应的产生
在深亚微米集成电路加工工艺中，经常使用一 种基于等离子技术的离子刻蚀工艺(plasma etching)。 该技术适应随着尺寸不断缩小，掩模刻蚀高分辨率 的要求，但在蚀刻过程中，会产生游离电荷，当刻 蚀导体(金属或多晶硅)时，裸露的导体表面就会收集 游离电荷。所积累的电荷多少与其暴露在等离子束
Abstract Process antenna effect is a key challenge in backend design flow of very deep submicron (VDSM) IC design. The affection factors and causations generating process antenna effect (PAE) in the IC fabrication process are analyzed. Four elimination methods of PAE are applied in VDSM IC design. The calculation method of antenna ratio is deduced. The feasibility of these methods are proved in design.
收稿日期：2008 − 03 − 04 作者简介：李蜀霞(1983 − )，女，硕士生，主要从事超深亚微米集成电路后端设计方面的研究.
114
电子科技大学学报
第 37 卷
源漏区泄放，对器件2的栅氧不会造成损伤。当金属 2生成后，AB短积累的电荷通过ABCD回路到器件2 的有源区泄放，器件1和器件2的栅氧化层都不会受 到损伤。
在版图设计中，向上跳线法使用较多，其原理 是：考虑当前金属层对栅极的天线效应时，上一层 金属还不存在，通过跳线，减小存在天线效应的导 体面积来消除天线效应。现代的多层金属布线工艺， 在低层金属里出现PAE效应，一般都可采用向上跳 线的方法消除。但当最高层出现天线效应时，就不 能用该方法了。
(2) 添加天线器件，给“天线”加上反偏二极管。 如图2c所示，通过给直接连接到栅的存在天线效应 的金属层接上反偏二极管，形成一个电荷泄放回路， 累积电荷就对栅氧构不成威胁，从而消除了天线效 应。当金属层位置有足够空间时，可直接加上二极 管，若遇到布线阻碍或金属层位于禁止区域时，就 需要通过通孔将金属线延伸到附近有足够空间的地 方，插入二极管。
(3) 给所有器件的输入端口都加上保护二极管。 该方法能保证完全消除天线效应，但是会在没有天 线效应的金属布线上浪费很多不必要的资源，且使 芯片的面积增大数倍，这是VLSI设计不允许出现 的。所以这种方法不合理，也是不可取的。
(4) 对于上述方法都不能消除的长走线上的 PAE，可通过插入buffer[5]切断长线来消除天线效应。
(2) 累积天线比率为：
∑ CAR{Mi (N j ), g(k)} = PAR{M n (N j ), g(k)} (6) n<i
如：
CAR{M3 (N1), g(1)} = PAR{M1(N1), g(1)} + PAR{M 2 (N1), g(1)} + PAR{M3 (N1), g(1)} 一般情况下，在集成电路后端设计的工艺库中
存在天线效应
a. 天线效应
向上跳线法
向下跳线法 b. 跳线法
添加天线二极管 c. 添加反偏二极管
其他金属 过孔 金属 3 金属 2 金属 1 多晶栅
图2 消除天线效应的方法
在集成电路版图设计中，消除天线效应的方法 一般有四种：
(1) 跳线法。又分为“向上跳线”和“向下跳线” 两种方式，如图2b所示。跳线即断开存在天线效应 的金属层，通过通孔连接到其他层(向上跳线法接到 天线层的上一层，向下跳线法接到下一层)，最后再 回到当前层。这种方法通过改变金属布线的层次来 解决天线效应，但是同时增加了通孔。由于通孔的 电阻很大，会直接影响到芯片的时序和串扰问题， 所以在使用此方法时要严格控制布线层次变化和通 孔的数量。
第 37 卷 增刊 2008年6月
电子科技大学学报 Journal of University of Electronic Science and Technology of China
Biblioteka Baidu
Vol.37 suppl Jun. 2008
超深亚微米IC设计中的天线效应分析
李蜀霞，刘辉华，赵建明，何 春
(电子科技大学电子科学技术研究院 成都 610054)
下的导体面积成正比。如果积累了电荷的导体直接 连接到器件的栅极上，就会在多晶硅栅下的薄氧化 层形成F-N隧穿电流泄放电荷。当积累的电荷超过一 定数量时，这种F-N电流会损伤栅氧化层，从而使器 件甚至整个芯片的可靠性和寿命严重降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。 因此，PAE又称为等离子导致栅氧损伤[2-4](plasma induced gate oxide damage，PID)。
在实际计算金属层的天线效应时，不同的 Foundry厂有不同的要求。主要有两种方式：局部天 线比率(partial antenna ratio，PAR)和累积天线比率 (cumulated antenna ratio，CAR)。局部天线比率，又 称为顶层天线比率，就是只考虑顶层金属的天线效 应；累积天线比率即为顶层金属和与其直接相关联 的底层金属对栅的面积比值之和，不但需要求出顶 层金属的PAR，还要求出与顶层金属直接相关联的 下层金属的PAR。
metali, nodej)。
金属 4
N1
金属 3
N1
N2
金属 2
N1
金属 1
N1
N2
多晶栅 栅(1) 栅(2) 栅(3) 栅(4)
N2 N3
栅(5)
N3 N4
输出二极管
图4 天线比率计算示意图
如：
∑ PAR{M3 (N1), g(1)} =
AM3 (N1) Ag (g(1), g(2), g(3), g(4), g(5))
从而侧面积的计算公式可变为：
As,m = perimeter × t
L
t W
图3 金属面积计算示意图
随着器件尺寸缩小，在深亚微米/超深亚微米集 成电路中，金属线的厚度t要比宽度W大得多。如在 SMIC0.18 µm工艺金属2到金属5金属线中，厚度为 0.53 µm，宽度为0.28 µm。此时，金属层侧面上积累 的电荷更容易给栅氧造成损伤，如果还用金属顶层 面积来计算天线比率就会有很大的误差。所以许多 Foundry厂提出的要求一般都是只针对侧面积。