FPGA_ASIC-基于FPGA的动态可重构体系结构

图１ 系统总体结构
图１ 虚线方框右边为本文提出的动态可重构协处理器的 １ 系统总体设计 结构。 其中， 定控制模块是协处理器接受指令、 固 数据并实现 动态可重构协处理器与主处理器的总体结构见图１ ａ虚 译码和控制的 所在， 它包括一个与ＬＯ ２ Ｅ Ｎ 主处理器相邻的接 线方 为ＬＯ２ 结构［， Ｏ 系 框中 ＥＮ 的 ［ Ｌ Ｎ 列处理器是一种为欧 口， ｚ Ｅ ］ 一个可以直接访问 存储单元， 支持块读写的Ａ Ｂ ｓｒ Ｈ Ｍｔ ａｅ 洲空间 项目 研究开发的高性能３ 位处理器， ２ 它采用 Ｉ Ｅ Ｅ － 接口 Ｅ 和一些协处理器的指令流水控制电路； 寄存器组包括通 １５（Ｐ Ｒ Ｖ ） ７４ＳＡ Ｃ 结构， ８ 专为片上嵌人式系统而设计。ＬＯ ２ 用寄存器组和特殊寄存器组， ＥＮ 前者由协处理器流水控制寄存 适应完全开放的Ｖ Ｄ 源代码， ＨＬ 允许用户在 Ｇ Ｕ Ｐ 协议 Ｎ Ｌ Ｌ Ｇ 器组、 定模块状态／ 固 控制寄存器和可重构阵列状态 控制寄 ／ 下自 修改， 由 为协处理器提供了一个开放内部流水控制寄存 存器组成， 用于协处理器的控制和状态维护， 而后者主要用于 器的接口， 实现协处理器与主处理器同步的指令流水处理。 保存运算数据， 它为可重构阵列提供多个数据访问通道； 可重
３ 流水电 路设计
动态可重构协处理器指令在形式上与 ＬＯ ２ Ｅ Ｎ 处理器使 用的ＳＡ Ｃ 指令集中Ｆｒａ３ ＰＲ Ｖ ８ ｏ ｔ ｍ 类型的指令一致， 只对一 些具体字段作了更细致的划分， 因此， 其指令可以和 ＳＡ Ｃ ＰＲ Ｖ 指令一起混合编程。 ８ 动态可重构协处理器指令基本可以分为 ３ Ｌ ，Ｔ和 类：Ｄ Ｓ Ｃｏｏ 用于 ｐ Ｌ ｐ Ｄ 将数据从存储器中载人协处理器寄存器组； Ｓ Ｔ 用于 将数据从协处理器寄存器组导人存储器；ｐ 指令用于 Ｃｏ ｐ 指明参与协处理器运算的运算单元和寄存器地址， 及可重 以
ｓ ａ ａｄ ｆｕ ｔｎ ｔａ ｗｈ ｉｅ ａｄ ｏ ． ｅｍｎ ｗｒｍｄ ｔｖ ｉ ｔ ｄｓｎ ｔ ｍ ｃ ｉ ｒｉ －ｒ ｍ ｒ ｓｒ ｎ ｎｔ ｒ Ｅｐ ｉｅｓ ｅ ｅ ｅｆ ｈ ｅｇ． ｅ ｒ ｎ ｏ ｇ ａｏ ｓｅ ｉ ｅ ｔｓ ｅ ｋ ｘ ｒ ｔ ｅ ａ ｏ ｙ ｉ ｎ ｔ ｇ ｗ ｒ ｅ
收稿日 ２０ － １ ０ ０６ ０ －５ 基金项目： 家８３ 期： 国 ６ 计划项目 ８３ ．．． ） （６－ ５１ ５ ２ ２ 作者简介： 蔡启先（９８ ）男， １ 一 ， 湖南邵阳 教授， 主要研究方向： ４ 人， 硕士， 计算机系统结构； 蔡洪波（９６ ）男， １ 一 ， 湖南邵阳人， ７ 博士， 主要 研究方向： 计算机系统结构； 黄晓璐（９ 一 ， 湖南长沙人， １ ４ ）女， ７ 博士， 主要研究方向： 计算机网络； 蔡启仲（９６ ）男， １ 一 ， 湖南邵阳人， ５ 教授， 硕士， 主要研究方向： 计算机控制技术
ｓｕｔ ｔ ｄｎｍｃ ｏｆｕ ｂ ａａ ｃ ｒ ｅ ｏ ａｄ Ｏ ２ ｃ ｓ ， ｉ ａｄ ｓｒｉ ｄｔ ｔ ｃ ｒ ｏ ｈ ｙａ ｉ ｒ ｎｇｒ ｌ ｒｙ ｏ ｓ ｒ Ｌ Ｎ ｐ ｅ ｏ ｓ ｎ ｎ ｔｎ ｏｍ ｇ ａ ｒ ｕ ｆ ｅ ｅ ｅ ｉ ａ ｅ ｏ ｃ ｓ ｎ Ｅ ｃ ｒ ｐ ｒ ｓ ｒ ａ ｇ ｒ ｆ ｎ ａ ｏ ｖ ａ
Ｋ ｙ ｒｓ ｄｎｍｃ ｏｆｕ ｔｎ ａａ； Ａ ｅ ｗ ｄ： ａ ｉｒ ｎｇｒｉ ； ｙ Ｆ Ｇ ｏ ｙ ｅ ｉ ａｏ ｒ ｃ ｒ Ｐ
可重构结构是一种可以根据运算情况重组自 身资源， 实 现硬件结构自 我优化、 我生成的计算技术。动态可重构可 自 快速实现器件的逻辑重建， 它的出现为处理大规模计算问题 提供了一种兼具通用处理器灵活性和 ＡＩ Ｓ Ｃ电路高速性的解
决 案 在 文中，们提出 一种 方 川。 本 我 了 基于ＦＧ 的 态可 ＰＡ 动
重构结构的 设计方 该结构以 案， 协处理器的 形式与ＬＯ ２ ＥＮ 通 用处理器构 ／ 成主 协处理器结构， 它拥有独立的内 部状态寄存
器， 并支持数据总线直接存取和通过主处理器间接存取两种 存储器访问方式， 因而充分利用了通用处理器在一般事务性 处理中 成熟、 可靠与动态可重构结构在处理有规律运算时灵 活、 高效的特点， 实现了二者的优势互补。该可重构协处理器 结构的主体为由重构寄存器组、 内部网络和可重构处理单元 构成的二维阵列， 可以通过重构寄存器动态配置处理单元的 互连及处理单元的功能， 实现基于配置流与数据流的计算， 并
出控制器。每个运算单元有 ３ 个移位寄存器， 使每个运算单 元不仅可以和相邻运算单元实现数据交流， 而且为输人和输 出提供了数据的锁存功能。如果不希望数据锁存带来时延， 也可以通过控制多路复用来选择直通信号。
该协处理器分别采用译指令、 执行、 读存储器、 写寄存器 和返回５ 个阶段流水的方式处理指令。运行时， 先由ＬＯ ２ ＥＮ 处理器取指令， 然后由主 处理器与协处理器同时对指令译码， 如判断指令为协处理器指令， 则主处理器放弃执行， 协处 交由 理器继续； 译码后， 协处理器会根据指令类型作出不同执行选 择， 单字指令为例： 以 当指令为 Ｌ Ｃ 主处理器会在读存储器 Ｄ， 阶 段从存储器中 读取数据， 并将其送人ｌ ａ ， ｄ ｔ 协处理器则在 ｄａ
运用于综合测量图像数据处理系统。
整数处理单元、 Ｃｃｅ数据Ｃｃｅ 指令 ａ 、 ｈ ａ 和存储器管理单元构 ｈ 成了ＬＯ ２ Ｅ Ｎ 处理器的运算核心， Ｈ 而Ａ Ｂ和Ａ Ｂ Ｐ 两级总线构 成了处理器的外围数据总线， 并通过 Ａ ＢＡＢ Ｈ ／ Ｐ 总线桥相连 接。 通过两级总线的联合使用， Ｏ ２ Ｌ Ｎ 可以与不同带宽的存 Ｅ 储器和外部接口 相连接。
现级联， 形成更大位宽的处理单元。
以空间上的占 用替代时间上的重用， 更有效率地利用片上资 源， 减少计算时间。配置流的 信息存于重构寄存器中， 主要用 于定义电路的结构， 内容包括处理单元间通过内部网络和进 位电路确定的连接关系以 及处理单元本身的功能。通过向重 构寄存器中写人不同数据， 我们可以将阵列中任意多个处理 单元动态整合为不同的电路， 这种电 路可以 使用类似ＡＩ基 Ｓ Ｃ 于数据流的方式实现运算， 提高性能。
图３ 是处理单元的结构设计框图， 它由Ｉ ｕ Ｏｔ ｔ ｎ ｔ ｕ ｕ控 ｐ／ ｐ 制 Ｏｔ ｔ 器和 器、ｕｕ控制 运算单元三部分构成。 ｎ ｔ ｕｕ控 ｐ Ｉ ｕ Ｏｔ ｔ ｐ／ ｐ 制器和Ｏｔ ｔ ｕ ｕ控制器用于控制进出运算单元的数据通道， ｐ 其 核心结构是多路复用器。处理单元中的运算单元由 移位寄存 器、 交叉开关、 查找表（ｏ － Ｔｂ ， ）进位电 结果 Ｌｏ ｕ ａｅ ＬＴ 、 ｋ ｐ ｌ Ｕ 路和 函 数发生器组成。 其中， 交叉开关和查找表组成的 结构可以 为输人提供各种组合逻辑， 移位寄存器和进位电路可以帮助 相邻运算单元间的数据交流， 以实现单元级联， 而结果函数发 生器实现了 查找表输出结果与进位信号的合成， 其输出或者 经输出控制器送人内部网络或者作为反馈信号进人输人／ 输
Ｄ ｎｍ ｃ ｏｆ ｕａｌ ａｃｉｃ ｒ ｂｓ ｏ Ｆ Ｇ ｙａ ｉ ｒｃｎ ｇｒｂｅ ｈ ｅｔ ｅ ｅ ｎ Ａ ｅ ｉ ｒ ｔ ｕ ａ ｄ Ｐ
Ｃ Ｉ ｉ ＇Ｃ Ｉ ｇ ｏ Ｈ Ａ Ｇ ｏｕ ＣＩ ｈ ｇ Ａ Ｑ ｘｎ Ａ Ｈｎ ｂ ， Ｎ Ｘ －３ Ａ Ｑｚ ｎ ｉａ， － ｏ －ａ Ｕ ｉ １， ｉ ｏ ｝ ａ －
摘 要： 提出了一种基于 Ｆ Ｇ Ｐ Ａ的动态可重构 系统的设计方案。该 系统以协处理器的形式与
ＬＯ 通用处理器构成主／ ２ ＥＮ 协处理器结构， 并通过寄存器与网络来保存和传递数据流和配笠流， 实现 了 二者的优势互补。以具体实验对该方案进行了 验证。 关键词： 动态可重构； 阵列； Ｇ Ｆ Ａ Ｐ 中图分类号： ３３ 文献标识码： Ｐ０ Ｔ Ａ
３ Ｉ ｔ ｔｏ Ｃｍ ｕ ｒ ｈｏ ｇ， ｎ ｅ ｄ ｏＳｉ ｃ， ｊ １０８， ｎ ｓｔｅ ｏｐｔ Ｔｃｎｌ ｙ Ｃｉ ｓＡａｅｙ ｃｎ ｓ Ｂｉ ｇ ００ Ｃｉ ； ． ｉ ｆ ｎ ｕ ｅ ｅ ｏ ｈ ｅ ｃ ｍ ｆ ｅ ｅ ｅｉ ０ ｎ ｈａ
４ Ｄ ａｍｎｏＥ ｃｏｉＩｏ ａｏ ＆ＣｎｏＥｇ ｅｉ ， ｎｘＵｉｒｔｏＴ ｈ ｌｙ Ｌ ｚ ｕ ｎ ｉ ０， ｎ） ． ｒ ｅ ｆ ｔｎ ｎ ｒ ｔｎ ｏｔｌ ｉｅｎ Ｇａｇｉ ｅｉ ｆ ｎｏ ， ｈ Ｇａｇ ５５ ６ Ｃｉ ｅ ｔ ｔ ｌ ｒ ｃ ｍ ｉ ｐ ｅ ｆ ｒ ｎ ｎ ｒｇ ｕ ｎ ｓ ｖ ｙ ｅ ｏｇ ｉ ｏ ｕ ｘ ４０ ｈ ａ ｃ ｕ
第２ 卷第７ ６ 期
２０ ７月 ０６年
文章编号 ： ０ 一 ０ １２０ ）７ １４ 一 ３ １ １ ９８ （０６０ 一 ７ １ ０ ０
计算机应用 Ｃｍ ｕ ｒ ｐｃｔｎ ｏ ｐｔ Ａ ｌａｏｓ ｅ ｐｉ ｉ
Ｖｏ． Ｎｏ ７ ｌ２ ６ ．
Ｊｌ ０６ ２０ ｕ ｙ
基 于 Ｆ Ｇ 的动态可重构体系结构 ＰＡ
１４年
构阵列是协处理器的主要运算执行单元， 它根据固定控制模 块接收指令并译码后生成的控制信号重构， 并在执行时从寄 存器组获取数据。要指出的是， 重构寄存器组包含在可重构 阵列中， 而不在寄存器组中， 这是因为要减小重构时间开销，
重构控制应尽量接近重构逻辑。
２ 可重构阵列结构
（． ｒ ｅ ｏＣｍ ｕｒ ｉｅｎ， ｎｘＵｉｒｙ ｅ ｎ ｏ ， ｚ ｕ ｎｘ５５０， ｎ； １Ｄｐ ｔ ｎ ｆ ｐｔ Ｅｇ ｅｉ Ｇａｇｉ ｅｉ ｏＴ ｈｏｇ Ｌ ｈ Ｇａｇｉ ６ Ｃｉ ｅ ｍ ｔ ｏ ｅ ｎ ｎ ｒｇ ｕ ａ ｎ ｓ ｆ ｌｙ ｉ ｏ ｕ ｖ ｔ ｃ ｕ ４０ ｈａ ２ Ｎ ｔｎｌ ｏｏ ｉｌ ｒｔｉ， ｎ ｅ ｄ ｙ ｃｎ ｓ Ｂｉｇ ０２ Ｃｉ ； ． ｉａＡｔｎｍｃ Ｏｓｖ ｏｅ ＣｉｓＡａｅ ｏＳｅ ｅ ｅｎ １ １， ｎ ａｏ ｓ ｒ ａ ｂ ａ ｒｓ ｈ ｅ ｃ ｍ ｆ ｃ， ｉ ０ ｅ ｉ ｊ ０ ｈａ
图２ 可 是 重构阵 列的结构设计图［１ ［ ， 横、 部 ３ 其中， 纵内 ． ４
网络是阵列内数据传输的主要通道， 它既能与通用寄存器组 相连， 又支持可重构阵列中同行或同列不同单元间的数据交 换； 重构寄存器位于阵列两端， 主要用于保存阵列的重构配置 信息； 配置网络是横向 连接重构寄存器和处理单元的网络， 它 是传递配置信息的通道。处理单元以横、 纵二维阵列的形式 存在于协处理器中， 同行或同列的处理单元间可以通过内部 网络交换数据， 同行相邻的处理单元还可以通过进位电路实
蔡启先’ ， 蔡洪波 ， ２ 黄晓扩 ， 蔡启仲４ 计算机工程系， （． １广西工学院 广西 柳州５５０； 科学院 国家天文台， １ ８； ４０６ ２ 中国 ． 北京 ０ ０ ０ ３中国 ． 科学院计算技术研究所， １ ８； 北京 ０ ０ ４广西工学院 电 ０ ． 子信息与 控制工程系， 广西柳州５５０） ４０６ （ｇ－ｘ １ ． ） ｃｘ ＠ ｃｍ ｇ ６ ｏ ３
Ａ ｓａｔ Ａ ｏｄｎｍｃ ｎ ｕ ｂ ｙｅ ｒ ｉｃ ｒ ｐｔ ａ ｈ ｈ ｃ ｏ ｄ ｍｉ ｏ ｓ ｒ ｄ ｙａｉｒ ｏ ｇｒ ｌｓ ｔ ａｈｅｕ ｗｓ ｆｗｒｗｉ ｗｓ ｐｓ ｏａ ｎｒ ｅｏ ｂｔ ｃ ｋ ｆ ｒ ： ｉ ｎ ｅ ｆ ａ ｅ ｍ ｔｔ ａ ｕ ｏ ｄ ｃ ａ ｏ ｅ ｆ ｐ ｃ ｓ－ ｃｉ ｓ ｃ ｅ ｒ ｍ ａ