DDS波形发生器幅度量化误差的分析及其抑制

列所需时间比 AHB 总线接口所需时间多 840 个节 拍 ,所以可以将后处理部件以及将计算结果从 M E 中取出再写入系统主存的时间忽略不计 。因此当流 水线灌满以后 ,在运算阵列运算的时间内 ,完全可以 完成将数据由系统主存写入局存 、将运算阵列的结 果进行后处理以及将运动估计结果写回系统主存的 工作 。所以 ,整个流水线的性能由运算阵列决定 ,能 够充分发挥运算阵列的运算能力 。
Key words:DDS - Tech; Spur reduction; The phase accumulator
1 引 言
直接数字频率合成 (DDS技术 )是近年来发展 迅速的一种新的频率合成技术 。同传统的频率合成 技术相比 ,全数字化的结构赋予了 DDS很多优点 : 频率切换时间短 ,频率分辨率高 ,相位变化连续 ,易 实现对输出信号的多种调制等 ,使得 DDS具有广阔 的应用前景 。但是由于 DDS数字化实现的固有特 点 ,决定了其输出频谱杂散较大 。本文对 DDS相位 累加杂散做了深入研究 ,提出了一种新的方案 ,通过 对相累加脉宽调制来实现杂散抑制 ,使 DDS的性能 得到提高 ,杂散抑制比达到了 - 75dB。
从仿真波形中看出 ,在包括运动估计控制器在 内的整条流水线的各个环节中 ,最耗时的部分是运 算阵列 ,它完成一个宏块的运动估计需要 1865 拍 ; 其次是通过 AHB 总线接口电路向局存中写入数据 的过程 ,传送 1024个像素数据需要 1025拍 ,在这个 过程中 , REG1和 REG2 轮流向局存写入数据 :当总 线的数据写入其中一个寄存器时 ,另一个寄存器正 在向局存写入数据 ,在这个环节有 1拍的时延 ;后处 理部件所需时间在 10个节拍左右 ;将计算结果写回 系统主存的时间不过是几个时钟节拍 。因为运算阵
·2ห้องสมุดไป่ตู้
微 处 理 机
2006年
假定基准时钟为 70MHz,累加器为 16位 ,则
Y = 216 = 65536 ; Fclk = 70MHz
再假定 X = 8192,则
Fout = (4096 /65536) ×70 = 8. 75MHz
可见 ,通过设定相位累加器位数 、频率控制字 X
数 D 的增加而提高 。如果 D = 12,那么幅值量化的
信噪比就能达到 72dBa。通常的幅度量化误差的抑
制方法是通过尽量提高波形存储器的容量 N ,一般
有两种方法 ,一种是直接增大波形存储器的绝对容
量 N ,但是这种方法受到硬件条件的限制 ,不可能无
限制地增大 。第二种方法 ,可以通过压缩存储数据
图 1 DDS的原理框图
Fout = (X / Y) ×Fclk
(1)
作者简介 :张丽芝 (1980 - ) ,女 ,内蒙古人 ,硕士研究生 ,主研方向 :专用集成电路的研究 。 收稿日期 : 2004 - 11 - 04
© 1994-2007 China Academic Journal Electronic Publishing House. All rights reserved. http://www.cnki.net
ZHANG L i - zhi,WANG Sen - zhang
( R esea rch Institu te of N ano /M icro S cience and Technology, S hangha i 200030, Ch ina)
Abstract: ln the paper DDS - Tech, including structure build - up , function are discussed. The pa2 per analysisses the noise p roduced by the phase - accumulator and put up a m eans by which we can re2 strain its high output noise.
20第06 年4 期8 月
微 处 理 机
M ICROPROCESSORS
No. 4
Aug. , 2006
·大规模集成电路设计 、制造与应用 ·
DD S波形发生器幅度量化误差的分析及其抑制
张丽芝 ,王森章
(上海交通大学微纳米科学技术研究院 ,上海 200030)
摘 要 :讨论了 DDS技术的基本组成结构 、工作原理和特点 。还就 DDS技术中的幅度跳变产 生的杂散进行了分析 ,提出一种新的幅度量化杂散信号的抑制方法 ,此方法通过一个频率恒定的时 钟对输出相累加器输出信号进行脉宽调制采样 ,从而减小相累加器的步进 ,抑制幅度量化误差 。最 后给出了实现方法和仿真结果 。
量化误差及抑制方法进行深入讨论 。
电压幅度量化误差是由于波形存储器的电压值
是二进制的数字量 ,从而形成字长量化效应 ,在输出
信号的频谱上表现为背景杂散 。纯粹从量化观点
看 ,设正弦波的采样点值用 D 位二进制表示 ,则其
信噪比近似为 :
S /N = 6. 02D + 1. 75dB
(3)
从式 (3)可见 ,幅值量化的信噪比随着量化位
3 幅度量化杂散分析
由于 DDS采用全数字结构 ,不可避免地引入了
杂散 。其来源主要有三个 :相位累加器相位舍位误
差造成的杂散 ; 幅度量化误差 (由存储器有限字长
引起 )造成的杂散和 DAC非理想特性造成的杂散 。
在低频 DDS电路中 ,幅度量化误差是影响 DDS频
谱质量的决定因素 ,以下将对低频 DDS电路的幅度
文中完成了一帧图像的 1350 个参考宏块的运 动估计 。系统仿真的局部波形如图 8 所示 。图中 REG1和 REG2主要用于输入数据缓冲 , REG3、4、5 和 REG6的低 16位用于控制信息的缓冲 , REG6 的 高 16位和 REG7 用于计算结果的缓冲 。由波形图 可见 ,当一个参考块编码结束后 ,计算结束中断申请 信号 (ME INTCC)发出中断申请 ,同时 REG6的低 16 位和 REG7 给出运动估计结果 。得到的 1350 个参 考块的运动向量与已知的结果相同 ,证明该控制器 的功能是正确的 。
存器 ,以供查表使用 。读出的数据送入 D /A 转换器 和低通滤波器 。
具体工作过程如下 :每来一个时钟脉冲 Fclk, N 位加法器将频率控制数据 X 与累加寄存器输出的 累加相位数据相加 ,把相加后的结果 Y送至累加寄 存器的输入端 。累加寄存器一方面将在上一时钟周 期作用后所产生的新的相位数据反馈到加法器的输 入端 ,使加法器在下一时钟的作用下继续与频率控 制数据 X相加 ;另一方面将这个值作为取样地址值 送入幅 度 /相 位 转 换 电 路 (即 图 1 中 的 波 形 存 储 器 ) ,幅度 /相位转换电路根据这个地址输出相应的 波形数据 。最后经 D /A 转换器和低通滤波器将波 形数据转换成所需要的模拟波形 。相位累加器在基 准时钟的作用下 ,进行线性相位累加 ,当相位累加器 加满量时就会产生一次溢出 ,这样就完成了一个周 期 ,这个周期也就是 DDS信号的频率周期 。DDS输 出信号的频率由下式给定 :
相累加器的相位输出 。这样我们就得到输出信号的
两个连续相值 。将系统时钟作为读取时钟 ,在两个
相值间进行相的切换 ,这样经过低通滤波就可以得
到两个相位中间的值 ,在本设计中 ,我们用一个二进
图 2 电路实现框图
图 3 仿真波形
我们运用这一方 法设 计了 一个 简单 的 DDS。 以下对本设计做简单介绍 。DDS由一个 8位的相累 加器 ,一个 6位的信号查找表 ,一个 6位的数模转化 器组成 。时钟频率为 25KHz,低通滤波器的固定截 断频率为 10kHz. 使用了本方案的 DDS电路的谐波 及非谐波抑制达到 70dB。电路仿真输出波形如图 3: a为时钟信号 ; b, c, d分别是标准 DDS电路中的
关键词 :直接数字频率合成技术 (DDS技术 ) ;杂散抑制 ;相位累加器 中图分类号 : TN492 文献标识码 : A 文章编号 : 1002 - 2279 (2006) 04 - 0001 - 02
Ana lys is a nd R e s tra in t o f the P ha se - a ccum u la to r No ise in DD S
图 8 基于 SoC运动估计模块仿真波形
6 结 束 语
运动估计控制器实现了对 ME 中子模快的控 制 。系统仿真的结果表明 ,对于一帧图像中 1350个 宏块运动估计的结果与已知的结果相同 ,说明控制 器在功能上是正确的 。此外 ,控制器总线接口部分 的数据传输速率完全可以满足 ME的要求 ,使整个 运动估计过程在很高的效率下进行 ,而未引入额外 的延迟 。本控制器为 M E充分发挥运算能力提供了 支持 ,从而使得嵌入了 M E模块的 SoC平台对视频 图像处理变得容易 。
(下转第 7页 )
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4期
毕云龙等 :一种基于 SoC的运动估计控制器设计与验证
·7·
可执行代码导入系统主存 。在此基础上 ,启动仿真 器 ,对仿真波形进行观察 。系统仿真的主要流程是 : ①软件对 M EC复位 ; ②软件将像素数据从系统主存 写入 M E的局存 ; ③软件通知 M EC此次运算的有效 范围和局存读写端口首地址 ; ④软件给出计算开始 控制信息 ,打开系统的中断使能信号 ,打开系统中断 屏蔽寄存器 ; ⑤ M E在 M EC的控制下进行计算 ,当 完成一个参考宏块的运动估计以后 , M EC 向 IU 发 出计算结束中断申请 。如果 M E计算过程中发生异 常 ,M EC会向 IU 发出错误中断申请 ; ⑥当 IU 确认 中断申请以后 ,启动相应的中断服务程序 。如果是 计算结束申请 ,服务程序将计算结果从 M EC的寄存 器中取出 ,存入系统的主存 。如果是计算异常申请 , 则启动系统出错处理程序进行处理 ; ⑦在对一个参 考块的运动估计完成以后 ,按照事先确定的顺序对 下一个参考块进行运动估计 ,直至遍历整幅图像 。
2 DD S基本工作原理
DD S的工作 原 理 是 以 数 控 振 荡 器 的 方 式 产 生 频率 、相位可控制的正弦波 。电路一般包括基准时 钟 、频率累加器 、相位累加器 、幅度 /相位转换电路 、 D /A 转换器和低通滤波器 (LPF) 。频率累加器对输 入信号进行累加运算 , 产生频率控制数据 X ( fre2 quency data或相位步进量 ) 。相位累加器由 N 位全 加器和 N 位累加寄存器级联而成 ,对代表频率的 2 进制码进行累加运算 ,是典型的反馈电路 ,产生累加 结果 Y。幅度 /相位转换电路实质上是一个波形寄
来等效增大存储器的数据寻址位 。本文介绍一种新
的设计方法 ,这种方法的引进不需要增加存储器的
数据寻址位就可以大大减小了 DDS输出的幅度量
化误差 。这一方法是通过一个频率恒定的脉宽调制
时钟对输出信号进行采样 ,该采样时钟频率与系统
时钟频率相同 。本方法的电路实现框图如图 2。电
路中有两个 M 位寄存器 ,用来存放两个依次相连的
和基准时钟的值 ,就可以产生任一频率的输出。
DDS的频率分辨率定义为 :
Fout = Fclk / Y
(2)
由于基准时钟一般固定 ,因此相位累加器的位
数就决定了频率分辨率 。如上面的例子 ,相位累加
器为 16 位 ,那么频率分辨率就可以认为是 16 位 。
位数越多 ,分频率越高 。
制计数器 ,对两个相累加器相值的时钟周期计数 。 电路中还有一个存储器用来存放不同相量步进的脉 宽增量 ,这个存储器由计数器来控制 。再用一个累 加器 ,对存放在存储器中的脉宽增量进行累加 。这 个累加器与电路的相位累加器一样通过系统时钟进 行同步 。它输出一个控制脉宽比的信号送到一个多 路数字复用器 。这个多路复用器的输出经过调制后 的相位值中的 LUT上 。