第3章 高速实时数据采集技术

3.3.4 高速 高速ADC设计 设计
高速ADC（不仅仅是高速ADC，对高精度ADC也 一样）的布局、接地和去耦对实现ADC指标要求十分重 要，归纳起来为： （1）采用多层 PCB板。大面积地线（地平面）与大面 积电源线对 ADC转换都是有利的。 （2）模拟地与数字地分离，最后就近接于平面地。 （3）用1～20uF的电解电容和0.01～0.1uF的无极性电 容对每组电源分别去耦。去耦元件应尽可能地接在靠近 ADC器件处。模拟电源去耦要先接到模拟地线点，数字 电源去耦要先接到数字地线点。 （4）模拟电源与数字电源分开供电。如果采用单一电 源，也应在进入电路板处分离出来，并分别加以去耦 （LC瓷珠、3端电源滤波器）。
3.3.3 对时钟、基准源、输入驱动的要求 对时钟、基准源、
高速ADC器件对时钟的要求比较严格。除了要求 环境比较干净外，占空比要求也比较严格，通常占空 比以50％最好，允许10％左右的改变，更大的占空比 变化是不可取的。高速ADC要求时钟源稳定，相位噪 声小，边沿干净。因为时钟上的振荡会产生附加的转 换噪声，耦合方式有直接和变压器两种。 对基准电压源的要求也比较严格。可以设想基准 电压源要驱动几百个比较器而又要保持电压的稳定的 难度。高速ADC现在都有内部基准源，这给设计带来 很大好处，同时也有助于减少外部元器件引入的干扰。 但内部基准源的温漂指标都较低，如果分辨率的要求 比较高，可考虑采用外部基准源。外部基准源的可选 择范围大得多，大部分情况下都可以满足温漂指标。
3.2.2 流水线型结构
流水线型结构也称串并行（Sub-Range）结构。 比如12位10MHz的ADC转换器，它的4级流水分别 是3位、4位、4位、4位，前面每一级都产生一个冗余 位，用于误差校正，这样可保证它的12位分辨率。由 于引入了流水线工作模式，有3个周期的流水迟延，即 所加模拟信号转换出的数据要在wenku.baidu.com个时钟周期后才能读 出。这在一般连续工作方式下不会产生太大的问题， 但对某些特殊应用场合还应引起注意。 流水线结构带来的优点是，它能兼顾速度与分辨率， 同时对降低功耗、减小输入级负载也都有好处。采用 流水线结构都应有数字误差补偿技术以保证转换的正 确性。 一般100MHz以下采用此结构，但有例外如AD9054 （200 MHz，8bit）采用两级流水 。
理论转换值与其实际特性之间的差别。
3.2 高速ADC器件的结构特点 高速ADC器件的结构特点 ADC
3.2.1 并行转换结构
早期的高速ADC器件，大多采用此结构，采用以 空间换时间的策略。目前的超高速转换电路仍用这种 结构。在100 MHz以上速度的 ADC转换器中，恐怕只 能采用并行比较方式，要使速度更高，还得采用几个 并行结构交叉工作方式，以空间换取时间。 并行比较的方式下精度（分辨率）不可能很高，因 为并行结构的比较器数是按2N的方式增长，做到10位 后就很难再高了。另一个缺点是加重了输入级负载， 因而有的采用加输入缓冲器隔离来避免这个缺点。但 随着分辨率提高，输入缓冲器以2N方式增加也是很困 难的。并行比较还有功耗大的缺点，这也限制了它的 位数的增加。
高速ADC ADC器件的应用 3.3 高速ADC器件的应用
3.3.1 信号联线
微波传输线在数百兆赫兹的频率上，信号联线已 经不能看作是零电阻、零电抗的理想联线；信号线上 的电阻、电抗可能会引起以下问题： （a）信号延迟：通常每英尺信号延迟2ns左右，已 经可与门延迟相比；（b）信号反射：可造成逻辑误翻 转；（c）信号线间的串扰：相邻信号线的干扰，可造 成误翻转；（d）电路噪声：可影响ADC精度。 解决以上问题可以采用微波传输线的理论分析超 高速信号联线；它可以控制传输延迟，消除反射，减 小串扰、噪声。为正确采用微波传输线作为信号联线， 应采用EDA软件，它可以仿真信号线的延迟、反射、 串扰、噪声，为高速实时系统设计提供保障。 信号联线的问题不仅是ADC的问题，它是所有高 速实时电路实现中普遍存在的问题，因此其解决的方 案也具有普遍性。
系统抗干扰的方法首先是屏蔽，包括电路整体的 屏蔽以及系统模拟部分和数字部分之间的屏蔽。但是 由于超高速系统一般是高功耗的，因此还必须兼顾散 热问题。数据采集系统中数字电路对模拟电路的干扰 是主要误差源之一。
消除这一干扰可以通过器件的隔离、电源滤波、星形 接地以及元器件的合理布置来解决。在超高速系统的 实现中，大面积地（多层板）是一个最基本、也最重 要的因素之一，一方面它可以减小干扰，另一方面它 也是微带传输线的一个组成部分。 隔离：光隔（光耦、光纤）、差分(LVDS)
3.4.3 性能测试：动态有效位 性能测试：
ADC的性能指标包括有效位数、非线性、单调性、 漏码等。由于电路中各种干扰因素的存在，不能认为 ADC芯片的标称指标就是实际电路板的性能指标，因 此需要对ADC进行性能测试。这里，ADC的测试可以 分为静态测试和动态测试。在ADC的各项指际中，通 常最为关心的指标是动态有效位数(ENOB)，它可以 采用FFT方法进行测试。具体方案是：
大多数高速ADC器件都内含跟踪／保持放大器（T/H）， 有的在T/H前还加缓冲运放，这些都为模拟信号的稳定提 供了相当的有利条件。即使这样，在进入 ADC之前的模 拟信号在片外还是要用运放缓冲。这个缓冲级除了隔离信 号源与 ADC外，一般还起信号模式变换作用，如变为直 流偏置、单端驱动、差动驱动等等。当然所选择的运放应 有较高的带宽和驱动能力，要满足ADC对信号源的要求。 输入运放的SNR要明显优于ADC的SNR。 无源器件的变压器，其噪声和谐波失真可忽略，建议 采用输入变压器交流耦合方式。
高速、大带宽信号 ADC电路的输入信号幅度都较 小，一般不超过4V（峰峰值）。这是由于速度很高， 使模拟信号的幅度不可能很高，同时分布电容的影响 对信号幅度的提高起了很大的制约作用，为此一般采 用差分形式的模拟输入。 差分模拟输入：抑制偶次谐波、共模信号（电源、 地线、本地振荡）。DC（低通采样）、AC（带通采 样） ADC转换器的比较器阵列如果直接接到模拟信号 输入端，比较器的输入电容也是模拟信号驱动的容性 负载，则对信号幅度的影响会更大。
（a）采用单频正弦信号输入到ADC；（b）对ADC输 出结果进行快速傅里叶变换（FFT），计算信噪比； （c）有效位数=（信噪比－FFT增益－ 1.76）/6.02。 上述FFT可以由DSP、PC机、逻辑分析仪等完成（多 次平均）。注意频谱泄漏！
3.4 高速ADC系统的实现 高速ADC系统的实现 ADC
3.4.1 数据存储：分路数据输出 数据存储：
由于超高速数据采集系统的速度很快，因此存储模 块的设计一般都采用分路数据输出的体系结构；这种 结构将ADC的输出数据分成多路较低速数据输出，可 以降低对存储器读写速度的要求。
3.4.2 模拟电路的抗干扰
要实现高速转换，输入级的频响还非常重要，通 常要求输入缓冲级频响应高于转换速度。例如 MAX101，它的跟踪／保持放大器带宽达 1.2 GHz， 孔径时间为1.2 ps。在 AD9054中，跟踪／保持级的前 面还插入输入缓冲级以降低对外部输入放大器的要求。 高速ADC的器件封装结构都安排得比较便于电路 板设计。高速器件通常都要求有良好的接地与去耦。 同时器件内部的模拟电源、数字电源、模拟地、数字 地都是分离的，这有利于减少数字部分对模拟部分的 干扰。配合这种结构，在管脚安排上，一般都采取模 拟部分与数字部分分开的方式。集中模拟部分的模拟 输入、模拟电源、模拟地在器件的一例或一端，而数 字部分的时钟、控制端口、输出数据被安排在另一侧 或另一端。这样，在设计电路PCB板时十分方便。
从系统要求的 ADC有效精度应达10位，若选用10 位的芯片往往不能满足要求，应考虑直流交流误差的 影响，应留有相当的裕量。如，系统要求10位的精度， 则选12位，其输出的低2位不用，用来保证系统所要求 的精度。 按器件给出的速度指标全速运用也不是可取的。 全速运行下ADC的有些指标会有所降低，厂家会将它 指示出来。全速运行的另一个问题是功耗可能过大。 器件的功耗通常是运行速度的函数。速度越快，功耗 越大。有的功耗指标是在全速下给出的，有的可能不 是，这点也应注意。另外功耗指标还跟散热条件有关， 实际的应用场合不会也不可能完全等同于测试时的条 件。因此，应该给器件留有一些裕量，除非不得已， 通常都不应采用全速运行。
3.3.2 高速 高速ADC器件选择 器件选择
器件的选择首先考虑转换速率，其次为分辨率，即 位数。如 AD9020为 10位 60 MHz的 ADC，表示它的转 换速度为 60 MHz，分辨率为10位。这10位只表示对每 一个输入模拟信号有10位的数据输出。而实际上输出的 数据是不是按照它的权值唯一地代表输入模拟电压与实 际所加的模拟电压等价，都不一定能保证。影响这种等 价关系的有两部分因素：一是ADC的直流精度，即指标 中所指的积分非线性与微分非线性。如 AD9020，在工 作温度范围内微分非线性为（1.25～1.5）LSB，积分非 线性为（2.0～2.5）LSB，这仅代表静态转换误差。二是 动态误差。由于宽带噪声、数字信号干扰、谐波干扰等 因素，使得AD9020的有效数据位（ENOB）根本不可能 达到10位。在fin=2.3MHz时，有效数据位一般为 9.0位； 而在fin=15.3MHz时，有效数据位为7.5～8.0位。
3 高速实时数据采集技术
3.1 ADC主要性能指标 3.2 高速 ADC器件的结构特点 3.3 高速 ADC器件的应用 3.4 高速 ADC系统的实现
3.1 ADC器件主要性能指标 ADC器件主要性能指标
工作过程：采样、保持、量化、编码、输出。 主要性能指标：转换位数、转换速率、转换灵 敏度、信噪比、无杂散动态范围、孔径抖动、微 分非线性和积分非线性等。 1、转换灵敏度（量化电平）：Q = Vp − p 2 N 2、信噪比（SNR）
4、孔径抖动
孔径不确定性是噪声调制采样时钟的结果。孔径抖动造 成非均匀采样，引起误差。 采样时钟抖动取决于提供时 钟的振荡器的频谱纯度。在带通采样中更为重要。 ①内部采样保持电路或带锁存比较器取样时，样本时间延 迟的变化； ②采样时钟本身上升、下降沿触发抖动。
5、非线性误差（微分和积分非线性Differential， Integral Non-Linearity）
（5）模拟输入通路应尽可能地短，并在适当地方终结 以避免反射。同时模拟输入信号与基准电压都应远离 数字信号通路，这样可避免由于数字信号的高速变化 而耦合到模拟通路。 （6）数字通路也应尽可能地短，也要注意长度的匹 配以避免反射。如果必要，可在通路中串入小电阻 （如 33左右），有助于减小数字信号的干扰。 （7）将ADC转换器芯片下的PCB板布置成地平面有很 大的好处。 （8）芯片插座会增大分布电容，建议在电路板装配中 不用插座。
信号功率和各种误差功率之比，误差包括量化噪声、随 机噪声以及非线性失真。
SNR = 10lg Pmax = 6.02 N + 1.763 Nb SNR = 6.02 N + 1.763 + 10lg( f s 2 B ) （过采样）
3、无杂散动态范围（SFDR）
信号功率与最大杂散分量功率之比。它反映的是ADC输 入端存在大信号时，能辨别有用小信号的能力。
3.2.3 分路转换结构
高速ADC的另一并行特征是分路采集、分路输出： 即采用多路较低速的ADC芯片分路采样，合成为高速 采样的效果。而多片ADC并行又包括时间并行和幅度 并行两种方式。多片ADC并行可以降低对每一片ADC 芯片的性能要求，但增加了设备量和控制的复杂性， 同时由于系统时钟在多片ADC之间可能会发生抖动。 因此需要采用非均匀采样的理论对转换的效果进行分 析。在超高速应用的场合，一般采用的是单片ADC变 换的结构。 高速ADC器件要设法与外部逻辑电路相匹配。超 过100MHz速度的器件一般都采用ECL逻辑，现在采用 LVDS电平。在速度更高的时候，还采用双通输出（如 AD9054）以降低对外部逻辑电路的要求。