简易数字信号传输性能分析仪参考Word

E题：简易数字信号传输性能分析仪

摘要

本系统是由DSP技术以及CPLD的硬件编程技术实现的简易数字信号传输性能分析仪，主要包括信号产生电路、低通滤波电路、噪声叠加电路、数字信号解码以及眼图显示四部分。信号发生器采用Verilog HDL将模拟硬件电路逻辑综合在CPLD芯片中，简化了电路的设计。在FilterPro仿真软件指导下，通过调整原件参数，使用运放设计有源低通滤波器，使得设计达到要求。加法电路通过运放将信号和噪声叠加。使用DSP对信号进行ADC连续采样再通过过零比较捕捉到信号中的跳变沿，分析沿的间距和周期规律就可确定时钟信号的频率，即用PWM 将同步信号提取并输出。再通过编程得出信号的同步时钟频率，依此得出相应的眼图幅度。通过电路组装、程序编写与调试、采集实验数据与分析等设计环节，顺利完成了题目的基本和发挥部分的要求，并在数字信号发生、动态程序及算法优化设计方面有一定的创新。

关键词：曼彻斯特编码、CPLD、低通滤波、DSP、眼图

Abstract

This system is designed based on DSP and CPLD hardware programming technology to realize a simple digital signal transmission performance analyzer, mainly comprises four parts of signal generators, low-pass filters, digital signal analysis and display. Verilog HDL that converts the analog hardware to logic circuit in CPLD chip is adopted in Signal generators to simplify circuit design. The design requirement of low-pass filters is satisfied by adjusting the parameters and using discrete components design under the guidance of FilterPro. Through ADC continuous sampling and the zero crossing comparison by DSP, the signal’s hopping along is captured, by analyzing along the pitch and cycle the frequency of the clock signal can be determined and then uses PWM to tackle extract and output synchronous signal. Through the DSP programming signal synchronous clock frequency can be obtained, and then draw the corresponding eye amplitude. Through the circuit assembly, programming and debugging, gathering of experimental data and analysis, design including the basic and extended requirements are successfully completed, and a certain innovation on the digital signal, dynamic program and algorithm for optimal design.

目录

简易数字信号传输性能分析仪（E题） (3)

1．任务 (3)

2．要求 (3)

第一章系统方案的选择与论证 (4)

1．信源与信道的方案选择与论证 (4)

2．信号分析电路的方案选择与论证 (5)

3．显示部分的方案选择与论证 (5)

第二章理论分析 (5)

1. 数字信号与伪随机码发生器的设计 (5)

2．低通滤波器电路的设计 (6)

3．加法电路的设计 (8)

4．数字信号分析电路的设计 (8)

5．显示电路的设计 (9)

第三章软件流程 (10)

第四章作品达到的性能指标 (11)

1．调试仪器 (11)

2．测试数据与结论 (11)

E题

简易数字信号传输性能分析仪

一、任务

设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。简易数字信号传输性能分析仪的框图如图1 所示。图中，V1 和 V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是

V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号； V4 和V4-syn 是数字信号分析电路输出的信号和提取的同步信号。

二、要求

1．基本要求

（1）设计并制作一个数字信号发生器：

a ) 数字信号V1为f1(x)=1+x^2+x^3+x^4+x^8的m序列，其时钟信号为V1-clock；

b）数据率为10~100kbps，按10kbps 步进可调。数据率误差绝对值不大于1％；

c）输出信号为TTL 电平。

（2）设计三个低通滤波器，用来模拟传输信道的幅频特性：

a）每个滤波器带外衰减不少于40dB/十倍频程；

b）三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对值不大于10％；c）滤波器的通带增益AF 在0.2~4.0 范围内可调。

（3）设计一个伪随机信号发生器用来模拟信道噪声:

a）伪随机码信号V3为f2(x)=1+x+x^4+x^5+x^12的m序列；