SOC设计
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7. 系统级低功耗技术：主要有门控技术，异步电路等。门控时钟技术可以说是当 前最有效的低功耗技术。同步电路中的时钟树要消耗大量能量，而异步电路的 工作模式是“事件驱动”，电路只在需要时工作，因此消除了低速模块的速度浪费。
低功耗评估
功耗通常分为平均功耗和峰值功耗，平均功耗反映能耗情况，影响散热 和电池使用时间等，而峰值功耗则涉及到电路的可靠性，并且在物理设计过 程中影响电源和地线的设计。
静态功耗评估
动态功耗和漏电功耗对比图
从0.13微米开始逐渐明显，到45纳米时将超过动态功耗，占总功耗 的一半以上。因此越来越多的精力将转向漏电功耗(静态功耗)的研究。 就当前的研究来看，降低功耗的重点都放在降低动态功耗上，这方 面的技术发展相对成熟，而静态功耗在设计中一直被忽视，但目前关于 静态功耗还处在研究阶段，相应的技术还不成熟。
桥
UART
PIO
AHB或ASB总线
APB总线
DMA控 制器
定时器
键盘控 制器
ARM公司开发的片上总线系统
AMBA总线
APB AHB： 高性能 通道操作 多总线主机 突发传输 分割传输 ASB： 高性能 通道操作 多总线主机 APB： 低功耗 地址锁存和控制 接口简单 适合大多外设
AHB或ASB
AHB用在高性能、高时钟频率的模块之间，可挂接多个功能模块(主/从)，并 为它们提供高带宽、低延迟的总线连接； APB总线一般挂接低速外围设备，桥接器集中控制，利于接口设备简化设计 和低功耗化处理 。 ASB用于高性能模块之间，用在并不要求AHB高性能特征的地方。 外部存储接口可以支持测试访问模式以允许通过独立于系统的测试装备来测 试内部AHB、ASB和APB。
CoreConnect总线
IBM公司开发的片上总线系统
PLB：用于连接高性能设备，如处理器、存储器接口、DMA等 OPB：用于连接低性能识别，如各种外围接口 DCR：用于访问和配置PLB和OPB总线设备的状态和控制寄存
器以及在PLB或OPB之外的数据传输 CoreConnect总线是一种完整的、通用的解决方案，它被认为 是一种很好的结构性总线，主要应用于高性能嵌入式系统的设计
IP核实现分类
IP核分为软核、硬核、和固核三种。 软核为能综合的HDL描述，可综合的RTL级描述提交 的核； 硬核为芯片版图，以电路版图形式提交的； 固核处于软核和硬核之间，以门级网表的形式提交。
IP核复用的SoC设计
SoC的设计中的IP核：SoC设计分为IP核提供者和SoC集成者。IP 核提供者负责设计验证IP核，而系统集成者需要从IP核提供者手中获 取IP核数据，然后将它们组装成一个系统。 核提供者不负责IP核制造测试，IP核制造测试只能由系统集成者来 完成，SoC设计的关键是IP核复用，IP核的复用不仅仅是电路逻辑的 复用，它还包含了IP核的测试复用。IP核测试复用包含电路测试逻辑 的复用和测试向量复用。
功能验证方法
直接测试向量生成。需要产生大量的测试向量，已经逐渐 淡出。
SoC制造流程
设计者 IP核提供者 设计者
系 统 功 能 定 义 与 描 述
处理器核 存储器核 IP核 DSP核 SoC
设计
通信构架设计 IP核复用 可测试性设计 降低功耗设计
………
基于FPGA的 IP核开发
软硬件协同设计
验证设计
基于平台的 SoC设计
超深亚微米 设计技术
IP核测试技术 测试资源优化技术
降低功耗的策略
SoC低功耗的设计应该从顶层到底层各个阶段进行 优化设计的工作，主要运用各级的低功耗策略。
1. 工艺级低功耗技术：在当前工艺水平，SoC功耗主要由跳变功耗引 起，通过降低电源供电电压，可以减少跳变功耗。三种方法： 一是根据用户对电路性能的不同要求，通过操作系统动态控制时钟 频率和电源电压，达到既保证性能要求，又节约功耗的目的； 二是根据性能的要求，实时改变供电电压，在系统的关键路径上， 保持较高的电压，以保证整个系统的性能，而在非关键路径上，降低 电压以减少功耗。 三是采用工艺降低功耗，如多阈值工艺和变阈值工艺。 2. 电路级低功耗技术：SoC中总线的数据线和地址线一般都比较多， 比较长，每条线都需要驱动负载，通常占总功耗的15~20%，有的甚至 70%以上，减摆幅是目前比较成熟的技术，利用Domino逻辑电路已经 可以解决这个问题。
IP 核 提 供 者 IP核设计和测试开发 单IP核
系 统 集 成 者
系统设计和测试开发 制造实现 IP核测试
SoC设计流程中的IP核
多IP核复用，电 路逻辑功能复用， 测试复用
IP核面临的问题
当多个IP核集成到一个系统中时，单个IP核的验证难 度加大。 一个IP核经过精心设计可以具有很好的可测性，但是 在集成到一个系统中时，IP核的可测试性会下降。 由于IP核的提供者不同，在接口的时序上存在差异。 为了同步这些时序上的差异，就需要IP核之外的电路工 作在一个较高的频率上。显然，芯片的开关功耗会因此 大大提高。
设计者
SoC
测试
3D-SoC设计
制造者
物理 制造
IP核
IP 核是指已经设计好的并经过实际验证的具有特定功能的 性能优化的一些电路功能模块。一般包含三层次的含义： 首先，IP核是设计好的功能模块，购买一个IP核所得到的只 是一些设计数据； 其次，为了确保IP核的性能可靠，要求IP核必需经过实际验 证； 最后，IP核必需经过性能优化。 IP 核的基本特征包括： 通用性。即具有某一功能的IP核，可以在不同方面应用。 高质量性。功能正确、面积小、速度快、功耗低、工艺适 应性佳，这也是IP设计优化的目标。 可移植性。可在不同设计平台，不同综合库，仿真库上重 现，
功能验证
设计缺陷分布情况
SoC的验证工作贯穿整个设计流程，从行为级HDL设计，一 直到芯片设计定案之前都需要做足够多的验证工作，当前验证工 作已经占整个设计工作70%左右。SoC设计缺陷分布情况，其中 功能缺陷超过60%。可见SoC验证工作重点应在功能验证上。
功能验证内容
模块/IP核级验证。任何SoC设计均由一系列模块组 成。模块可能是自己开发，也可能是重用第三方的IP 核。不论哪种情况，在系统集成前做IP核验证工作是 必需的。 系统级验证。系统级验证主要确认芯片体系结构满足 所赋予的功能/性能要求。 模拟仿真。在复杂SoC设计开发中，模拟仿真占整个 验证工程师团队工作量的40~70%。 FPGA验证。一方面作为硬件验证工具；另一方面可 以进行软件部分的并行开发，在验证板上检测驱动程 序、启动操作系统。
SoC通信构架
SoC通信构架用于实现IP核与IP核，IP核与其他模块之间的互连， 在SoC的设计规化中，将片上数量众多、功能各异的功能模块互连， 合理解决各模块之间的通信问题。 在计算机系统中，广泛采用各种系统总线，实现各功能模块之间 的通信，计算机系统的这一设计方法很自然地被借鉴于SoC的系统 设计。 目前市场上的总线有几百种，国内也有许多自主知识产权的总线 架构，如L*BUS(中科院计算所)，C*BUS(苏州国芯)等，但各种总线 架构可归结为以下三类： 1. 高速总线(如AHB，PLB等)； 2. 外设总线(如APB，OPB等)； 3. 扩展总线(如SDRAM，PCI，PCMCIA等)。 当前，SoC品种十分繁多，总线架构也五花八门，在业界比较热 门的是AMBA、CoreConnect、 Wishbone这三种总线。
动态功耗和漏电功耗对比图
对于目前国内主流工艺(0.18微米)的SoC，90%~99%的功耗来 源于信号跳变导致的负载电容充放电，功耗评估的重点是动态功耗的 估计。
功耗评wenku.baidu.com方法
电路仿真：通过一组给定的输入向量来统计分析，这实际上也是当 今功耗估计的主流方法。但缺点也很明显，对超大规模电路设计来说， 每个输入向量仿真都需要大量的计算以模拟相关信号的跳变。 概率统计：为弥补电路仿真方法的不足，可以采用基于概率统计技 术来估计电路中每个节点的变化频率，根据一组真实的输入向量，来决 定输入信号的概率分布。通过分析工具，只要进行一次输入信号的仿真 ，便可以计算出内部节点的跳变概率，从而估计平均功耗。 SoC功耗评估工作需要精确计算电路内部节点在特定时间内的平 均跳变电容量，这在体系结构级和行为级是很难的，而在门级则容易得 多。Synopsys公司的Power Compiler实现了门级功耗估计。Synopsys 公司的PrimePower软件除了可以提供平均功耗分析还可以提供瞬时功 耗分析。
降低功耗的策略
3. 门级低功耗技术：SoC在深亚微米时代，主要通过低电压实现低功耗技术，一 般采用互补CMOS。 4. 寄存器传输级(RTL)低功耗技术：RTL低功耗技术主要从降低不希望的跳变入手， 主要是消除其产生的条件，如延迟路径平衡、用时钟信号同步减少跳变、结构 重构等。
5. 体系结构级低功耗技术：并行技术可以降低功耗。流水线技术最早是用来增加 处理器的主频，但对降低功耗也有很大好处。预计算技术：在第t个时钟周期内 有选择性的预计算电路的输出逻辑值；然后在第(t+1)个周期内或其后周期中， 利用预计算的结果减少电路内部的跳变行为。 6. 算法级低功耗技术：SoC片内总线同板上总线的电容相比降低几个数量级，但在 整个设计中仍占很大比重，所以为降低整体功耗就要降低其跳变几率。如果 Hamming距离超过一半，采用反码传送；地址总线传输在跳变连续的情况下， 采用Gray编码技术。
Wishbone总线
Silicore公司开发的片上总线系统，被OpenCores组织采纳 高速设备和低速设备连接在同一条总线上，简单、灵活、开放度高 INTERCON定义了主设备和从设备之间的连接方式，SYSCON用于
产生系统时钟和复位信号
有4种连接方式，即点对点、数据流、共享总线和交叉连接
SoC概况
SoC一般拥有的资源块
把微处理器、存储器、高密度逻辑电路、模拟和 混合电路，以及其他电路集成到一个芯片上，构成一 个具有信号采集、转换、存储和I/O处理功能的系统， 称为片上系统（SoC-System on Chip） SoC是一种芯片设计方法
SoC特点
SoC不是以功能电路为基础的分布式系统的综合技 术，而是以功能IP核为基础的系统模块和电路综合的技 术。IP核构建是SoC最重要的特征。嵌入式系统是SoC的 基本结构。 降低耗电量 减少体积 增加系统功能 提高速度 节省成本
功耗来源
低功耗研究都从分析功耗的来源入手，主要立足于晶体 管级，CMOS功耗可分为三部分： 跳变功耗是电路在对负载电容充电放电引起的动态功耗。 短路功耗是由CMOS晶体管在跳变过程中的短暂时间内， P管和N管同时导通而形成电源和地之间的短路电流造成的 功耗。 漏电功耗是由漏电流引起的静态功耗，包括由寄生反向 PN结漏电和亚阈区漏电引起的功耗。
AMBA总线
AMBA优点：
由于基于ARM的芯片运用广泛， AMBA总线成为现实标准，运用较多。 AMBA是一个开放标准。 AMBA拥有较多第三方支持，IP核丰富。 AMBA特别适用于低功耗需求强烈的领域，手持设备大都采用AMBA总 线架构。
ARM处 理器核 宽带外部 RAM接口
宽带片上 RAM
SoC验证
半导体业界的现象是半导体制造技术越走越快，但IC设计 与验证能力却追赶不上，制造与设计间出现明显落差，集成电 路的验证能力远远落后于设计与制造能力。
SoC验证
SoC的验证工作始终贯穿整个设计流程。从阶段划分上说， SoC验证可以分为功能验证、等价性验证、静态时序分析、动态 时序分析和版图验证等几个主要阶段。
基于AMBA的验证平台设计
基于AMBA的验证平台设计
降低功耗
SoC芯片中包含了如此众多的部件，其功耗会全部转 化成热能，使芯片工作温度升高，加剧硅失效，导致可 靠性下降，而快速散热的要求又会导致封装和制冷成本 提高，设备体积和重量增加。在诸如手持和便携设备等 产品中，功耗指标甚至成为第一要素。 在当前超深亚微米工艺下的SoC设计过程中，需要在 系统级、体系结构级、RTL级 、门级，以及最后的版 图级的协同设计，才能同时兼顾提高性能和减少功耗。
低功耗评估
功耗通常分为平均功耗和峰值功耗，平均功耗反映能耗情况，影响散热 和电池使用时间等，而峰值功耗则涉及到电路的可靠性，并且在物理设计过 程中影响电源和地线的设计。
静态功耗评估
动态功耗和漏电功耗对比图
从0.13微米开始逐渐明显，到45纳米时将超过动态功耗，占总功耗 的一半以上。因此越来越多的精力将转向漏电功耗(静态功耗)的研究。 就当前的研究来看，降低功耗的重点都放在降低动态功耗上，这方 面的技术发展相对成熟，而静态功耗在设计中一直被忽视，但目前关于 静态功耗还处在研究阶段，相应的技术还不成熟。
桥
UART
PIO
AHB或ASB总线
APB总线
DMA控 制器
定时器
键盘控 制器
ARM公司开发的片上总线系统
AMBA总线
APB AHB： 高性能 通道操作 多总线主机 突发传输 分割传输 ASB： 高性能 通道操作 多总线主机 APB： 低功耗 地址锁存和控制 接口简单 适合大多外设
AHB或ASB
AHB用在高性能、高时钟频率的模块之间，可挂接多个功能模块(主/从)，并 为它们提供高带宽、低延迟的总线连接； APB总线一般挂接低速外围设备，桥接器集中控制，利于接口设备简化设计 和低功耗化处理 。 ASB用于高性能模块之间，用在并不要求AHB高性能特征的地方。 外部存储接口可以支持测试访问模式以允许通过独立于系统的测试装备来测 试内部AHB、ASB和APB。
CoreConnect总线
IBM公司开发的片上总线系统
PLB：用于连接高性能设备，如处理器、存储器接口、DMA等 OPB：用于连接低性能识别，如各种外围接口 DCR：用于访问和配置PLB和OPB总线设备的状态和控制寄存
器以及在PLB或OPB之外的数据传输 CoreConnect总线是一种完整的、通用的解决方案，它被认为 是一种很好的结构性总线，主要应用于高性能嵌入式系统的设计
IP核实现分类
IP核分为软核、硬核、和固核三种。 软核为能综合的HDL描述，可综合的RTL级描述提交 的核； 硬核为芯片版图，以电路版图形式提交的； 固核处于软核和硬核之间，以门级网表的形式提交。
IP核复用的SoC设计
SoC的设计中的IP核：SoC设计分为IP核提供者和SoC集成者。IP 核提供者负责设计验证IP核，而系统集成者需要从IP核提供者手中获 取IP核数据，然后将它们组装成一个系统。 核提供者不负责IP核制造测试，IP核制造测试只能由系统集成者来 完成，SoC设计的关键是IP核复用，IP核的复用不仅仅是电路逻辑的 复用，它还包含了IP核的测试复用。IP核测试复用包含电路测试逻辑 的复用和测试向量复用。
功能验证方法
直接测试向量生成。需要产生大量的测试向量，已经逐渐 淡出。
SoC制造流程
设计者 IP核提供者 设计者
系 统 功 能 定 义 与 描 述
处理器核 存储器核 IP核 DSP核 SoC
设计
通信构架设计 IP核复用 可测试性设计 降低功耗设计
………
基于FPGA的 IP核开发
软硬件协同设计
验证设计
基于平台的 SoC设计
超深亚微米 设计技术
IP核测试技术 测试资源优化技术
降低功耗的策略
SoC低功耗的设计应该从顶层到底层各个阶段进行 优化设计的工作，主要运用各级的低功耗策略。
1. 工艺级低功耗技术：在当前工艺水平，SoC功耗主要由跳变功耗引 起，通过降低电源供电电压，可以减少跳变功耗。三种方法： 一是根据用户对电路性能的不同要求，通过操作系统动态控制时钟 频率和电源电压，达到既保证性能要求，又节约功耗的目的； 二是根据性能的要求，实时改变供电电压，在系统的关键路径上， 保持较高的电压，以保证整个系统的性能，而在非关键路径上，降低 电压以减少功耗。 三是采用工艺降低功耗，如多阈值工艺和变阈值工艺。 2. 电路级低功耗技术：SoC中总线的数据线和地址线一般都比较多， 比较长，每条线都需要驱动负载，通常占总功耗的15~20%，有的甚至 70%以上，减摆幅是目前比较成熟的技术，利用Domino逻辑电路已经 可以解决这个问题。
IP 核 提 供 者 IP核设计和测试开发 单IP核
系 统 集 成 者
系统设计和测试开发 制造实现 IP核测试
SoC设计流程中的IP核
多IP核复用，电 路逻辑功能复用， 测试复用
IP核面临的问题
当多个IP核集成到一个系统中时，单个IP核的验证难 度加大。 一个IP核经过精心设计可以具有很好的可测性，但是 在集成到一个系统中时，IP核的可测试性会下降。 由于IP核的提供者不同，在接口的时序上存在差异。 为了同步这些时序上的差异，就需要IP核之外的电路工 作在一个较高的频率上。显然，芯片的开关功耗会因此 大大提高。
设计者
SoC
测试
3D-SoC设计
制造者
物理 制造
IP核
IP 核是指已经设计好的并经过实际验证的具有特定功能的 性能优化的一些电路功能模块。一般包含三层次的含义： 首先，IP核是设计好的功能模块，购买一个IP核所得到的只 是一些设计数据； 其次，为了确保IP核的性能可靠，要求IP核必需经过实际验 证； 最后，IP核必需经过性能优化。 IP 核的基本特征包括： 通用性。即具有某一功能的IP核，可以在不同方面应用。 高质量性。功能正确、面积小、速度快、功耗低、工艺适 应性佳，这也是IP设计优化的目标。 可移植性。可在不同设计平台，不同综合库，仿真库上重 现，
功能验证
设计缺陷分布情况
SoC的验证工作贯穿整个设计流程，从行为级HDL设计，一 直到芯片设计定案之前都需要做足够多的验证工作，当前验证工 作已经占整个设计工作70%左右。SoC设计缺陷分布情况，其中 功能缺陷超过60%。可见SoC验证工作重点应在功能验证上。
功能验证内容
模块/IP核级验证。任何SoC设计均由一系列模块组 成。模块可能是自己开发，也可能是重用第三方的IP 核。不论哪种情况，在系统集成前做IP核验证工作是 必需的。 系统级验证。系统级验证主要确认芯片体系结构满足 所赋予的功能/性能要求。 模拟仿真。在复杂SoC设计开发中，模拟仿真占整个 验证工程师团队工作量的40~70%。 FPGA验证。一方面作为硬件验证工具；另一方面可 以进行软件部分的并行开发，在验证板上检测驱动程 序、启动操作系统。
SoC通信构架
SoC通信构架用于实现IP核与IP核，IP核与其他模块之间的互连， 在SoC的设计规化中，将片上数量众多、功能各异的功能模块互连， 合理解决各模块之间的通信问题。 在计算机系统中，广泛采用各种系统总线，实现各功能模块之间 的通信，计算机系统的这一设计方法很自然地被借鉴于SoC的系统 设计。 目前市场上的总线有几百种，国内也有许多自主知识产权的总线 架构，如L*BUS(中科院计算所)，C*BUS(苏州国芯)等，但各种总线 架构可归结为以下三类： 1. 高速总线(如AHB，PLB等)； 2. 外设总线(如APB，OPB等)； 3. 扩展总线(如SDRAM，PCI，PCMCIA等)。 当前，SoC品种十分繁多，总线架构也五花八门，在业界比较热 门的是AMBA、CoreConnect、 Wishbone这三种总线。
动态功耗和漏电功耗对比图
对于目前国内主流工艺(0.18微米)的SoC，90%~99%的功耗来 源于信号跳变导致的负载电容充放电，功耗评估的重点是动态功耗的 估计。
功耗评wenku.baidu.com方法
电路仿真：通过一组给定的输入向量来统计分析，这实际上也是当 今功耗估计的主流方法。但缺点也很明显，对超大规模电路设计来说， 每个输入向量仿真都需要大量的计算以模拟相关信号的跳变。 概率统计：为弥补电路仿真方法的不足，可以采用基于概率统计技 术来估计电路中每个节点的变化频率，根据一组真实的输入向量，来决 定输入信号的概率分布。通过分析工具，只要进行一次输入信号的仿真 ，便可以计算出内部节点的跳变概率，从而估计平均功耗。 SoC功耗评估工作需要精确计算电路内部节点在特定时间内的平 均跳变电容量，这在体系结构级和行为级是很难的，而在门级则容易得 多。Synopsys公司的Power Compiler实现了门级功耗估计。Synopsys 公司的PrimePower软件除了可以提供平均功耗分析还可以提供瞬时功 耗分析。
降低功耗的策略
3. 门级低功耗技术：SoC在深亚微米时代，主要通过低电压实现低功耗技术，一 般采用互补CMOS。 4. 寄存器传输级(RTL)低功耗技术：RTL低功耗技术主要从降低不希望的跳变入手， 主要是消除其产生的条件，如延迟路径平衡、用时钟信号同步减少跳变、结构 重构等。
5. 体系结构级低功耗技术：并行技术可以降低功耗。流水线技术最早是用来增加 处理器的主频，但对降低功耗也有很大好处。预计算技术：在第t个时钟周期内 有选择性的预计算电路的输出逻辑值；然后在第(t+1)个周期内或其后周期中， 利用预计算的结果减少电路内部的跳变行为。 6. 算法级低功耗技术：SoC片内总线同板上总线的电容相比降低几个数量级，但在 整个设计中仍占很大比重，所以为降低整体功耗就要降低其跳变几率。如果 Hamming距离超过一半，采用反码传送；地址总线传输在跳变连续的情况下， 采用Gray编码技术。
Wishbone总线
Silicore公司开发的片上总线系统，被OpenCores组织采纳 高速设备和低速设备连接在同一条总线上，简单、灵活、开放度高 INTERCON定义了主设备和从设备之间的连接方式，SYSCON用于
产生系统时钟和复位信号
有4种连接方式，即点对点、数据流、共享总线和交叉连接
SoC概况
SoC一般拥有的资源块
把微处理器、存储器、高密度逻辑电路、模拟和 混合电路，以及其他电路集成到一个芯片上，构成一 个具有信号采集、转换、存储和I/O处理功能的系统， 称为片上系统（SoC-System on Chip） SoC是一种芯片设计方法
SoC特点
SoC不是以功能电路为基础的分布式系统的综合技 术，而是以功能IP核为基础的系统模块和电路综合的技 术。IP核构建是SoC最重要的特征。嵌入式系统是SoC的 基本结构。 降低耗电量 减少体积 增加系统功能 提高速度 节省成本
功耗来源
低功耗研究都从分析功耗的来源入手，主要立足于晶体 管级，CMOS功耗可分为三部分： 跳变功耗是电路在对负载电容充电放电引起的动态功耗。 短路功耗是由CMOS晶体管在跳变过程中的短暂时间内， P管和N管同时导通而形成电源和地之间的短路电流造成的 功耗。 漏电功耗是由漏电流引起的静态功耗，包括由寄生反向 PN结漏电和亚阈区漏电引起的功耗。
AMBA总线
AMBA优点：
由于基于ARM的芯片运用广泛， AMBA总线成为现实标准，运用较多。 AMBA是一个开放标准。 AMBA拥有较多第三方支持，IP核丰富。 AMBA特别适用于低功耗需求强烈的领域，手持设备大都采用AMBA总 线架构。
ARM处 理器核 宽带外部 RAM接口
宽带片上 RAM
SoC验证
半导体业界的现象是半导体制造技术越走越快，但IC设计 与验证能力却追赶不上，制造与设计间出现明显落差，集成电 路的验证能力远远落后于设计与制造能力。
SoC验证
SoC的验证工作始终贯穿整个设计流程。从阶段划分上说， SoC验证可以分为功能验证、等价性验证、静态时序分析、动态 时序分析和版图验证等几个主要阶段。
基于AMBA的验证平台设计
基于AMBA的验证平台设计
降低功耗
SoC芯片中包含了如此众多的部件，其功耗会全部转 化成热能，使芯片工作温度升高，加剧硅失效，导致可 靠性下降，而快速散热的要求又会导致封装和制冷成本 提高，设备体积和重量增加。在诸如手持和便携设备等 产品中，功耗指标甚至成为第一要素。 在当前超深亚微米工艺下的SoC设计过程中，需要在 系统级、体系结构级、RTL级 、门级，以及最后的版 图级的协同设计，才能同时兼顾提高性能和减少功耗。