低压基准电压源电路的版图设计_毕业设计

毕业论文声明
本人郑重声明：
1．此毕业论文是本人在指导教师指导下独立进行研究取得的成果。

除了特别加以标注地方外，本文不包含他人或其它机构已经发表或撰写过的研究成果。

对本文研究做出重要贡献的个人与集体均已在文中作了明确标明。

本人完全意识到本声明的法律结果由本人承担。

2．本人完全了解学校、学院有关保留、使用学位论文的规定，同意学校与学院保留并向国家有关部门或机构送交此论文的复印件和电子版，允许此文被查阅和借阅。

本人授权大学学院可以将此文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本文。

3．若在大学学院毕业论文审查小组复审中，发现本文有抄袭，一切后果均由本人承担，与毕业论文指导老师无关。

4.本人所呈交的毕业论文，是在指导老师的指导下独立进行研究所取得的成果。

论文中凡引用他人已经发布或未发表的成果、数据、观点等，均已明确注明出处。

论文中已经注明引用的内容外，不包含任何其他个人或集体已经发表或撰写过的研究成果。

对本文的研究成果做出重要贡献的个人和集体，均已在论文中已明确的方式标明。

学位论文作者（签名）：
年月
关于毕业论文使用授权的声明
本人在指导老师的指导下所完成的论文及相关的资料（包括图纸、实验记录、原始数据、实物照片、图片、录音带、设计手稿等），知识产权归属华北电力大学。

本人完全了解大学有关保存，使用毕业论文的规定。

同意学校保存或向国家有关部门或机构送交论文的纸质版或电子版，允许论文被查阅或借阅。

本人授权大学可以将本毕业论文的全部或部分内容编入有关数据库进行检索，可以采用任何复制手段保存或编汇本毕业论文。

如果发表相关成果，一定征得指导教师同意，且第一署名单位为大学。

本人毕业后使用毕业论文或与该论文直接相关的学术论文或成果时，第一署名单位仍然为大学。

本人完全了解大学关于收集、保存、使用学位论文的规定，同意如下各项内容：按照学校要求提交学位论文的印刷本和电子版本；学校有权保存学位论文的印刷本和电子版，并采用影印、缩印、扫描、数字化或其它手段保存或汇编本学位论文；学校有权提供目录检索以及提供本学位论文全文或者部分的阅览服务；学校有权按有关规定向国家有关部门或者机构送交论文的复印件和电子版，允许论文被查阅和借阅。

本人授权大学可以将本学位论文的全部或部分内容编入学校有关数据
库和收录到《中国学位论文全文数据库》进行信息服务。

在不以赢利为目的的前提下，学校可以适当复制论文的部分或全部内容用于学术活动。

论文作者签名：日期：
指导教师签名：日期：
摘要
集成电路版图是集成电路系统与集成电路工艺之间的中间重要环节，集成电路版图设计是指把一张经过设计的电路图转变为用于集成电路制造的光刻掩膜版图形，再经过相应的工艺加工制造出能够实际应用的集成电路芯片。

版图设计的优劣直接影响电路生成的芯片的成品率及可靠性。

而集成电路中的基准电压源可以在温度和电压不断变化的环境中保持相对稳定的参考电压,基准电压源的性能直接影响到整个系统的精度和性能。

因此,低压基准电压源版图设计具有非常有意义。

本文基于Cadence软件版图设计平台,采用的是XiYue 3um 40V Bipolar Design Rule。

设计的版图元件包括NPN、PNP、二极管、电阻、电容。

本次设计的主要目的是熟练使用cadence版图设计软件，熟悉电路知识和版图设计规则，掌握基本元器件的内部结构及版图画法，学会布局布线及其优化，从而掌握版图设计方法。

本次设计的版图顺利通过DRC和LVS验证，表明本版图设计符合要求。

关键词 cadence软件,版图设计,TL431
Subject: The Layout Design of Low-voltage reference voltage source circui Specialty: Microelectronics
Name:Yuan XiaoWei (Signature)＿＿＿＿
Instructor:Liu ShuLin (Signature)＿＿＿＿
Abstract
The IC layout is in the middle of an essential link between the IC system
and integrated circuit technology. IC layout design is a design schematic into for use in integrated circuit manufacturing photolithography masks, graphics, and then through the corresponding process manufacturing to the practical application of the integrated circuit chip. The layout will directly affect the yield and reliability of the chips generated by the circuit. And the reference voltage source in the IC can maintain a relatively stable reference voltage in the changing environment of temperature and voltage, directly affects the accuracy and performance of the entire system. Therefore, the low voltage reference voltage source layout is incredibly meaningful.
The design is based on the Cadence software layout platform is Xi Yue 3um 40V Bipolar Design Rule. The design of the layout components includes NPN, PNP, diodes, resistance to, capacitors. The main purpose of this design is familiar with the cadence layout software, familiar with the circuit of knowledge and the layout design rules, to grasp the internal structure of the basic components and the version of the drawing method, and learn to layout optimization, in order to grasp the layout method.
The design of the territory passed DRC verification that edition map design to meet the requirements.
Key Words：Cadence, layout, tl431
目录
第一章绪论 (5)
1.1 选题背景及意义 (5)
1.2研究现状 (6)
1.3 本文工作 (6)
第二章版图设计原理 (7)
2.1版图设计方法 (7)
2.1.2半定制设计方法 (8)
2.1.3定制设计方法 (9)
2.2版图设计流程 (9)
2.3模拟电路设计方法 (10)
2.3.1器件对程设计 (10)
2.3.2无源元件匹配 (11)
2.3.3 优化布局连线 (11)
2.4集成电路设计技巧 (12)
第三章设计方案 (13)
3.1设计平台 (13)
3.1.1Cadence软件简介 (13)
3.1.2 Cadence软件使用说明 (14)
3.2低压基准电压源电路 (17)
3.2.1 TL431电路简介 (17)
3.2.2电路基本原理 (18)
3.2.3电路基本结构 (18)
3.3标准双极工艺 (19)
3.3.1工艺流程 (19)
3.4设计规则 (25)
第四章低压基准电压源电路的版图设计 (26)
4.1电路的设计 (26)
4.2电路主要器件的版图设计 (27)
4.2.1有源器件 (27)
4.2.2 无源器件设计 (30)
4.3 版图布局设计 (36)
4.4版图验证 (42)
第五章总结 (43)
致谢 (45)
参考文献 (46)
附录 (47)
1．附录Ａ XiYue 3um 40V Bipolar Desgn Rule (47)
第一章绪论
1.1 选题背景及意义
基准电压源模块是电路系统中为其它功能模块提供高精度的不随温度变化
的电压基准源，或由其转化为高精度的电流基准，为其它的功能模块提供精准、稳定偏置的电路。

它是模拟集成电路与数模混合集成电路之中非常重要的模块。

基准源输出的基准信号必须稳定，并且与电源电压、温度以及其他的变化无关。

对模拟电路系统而言，基准电压源的性能的优劣将直接影响到整个系统的精度
和性能，基准电路的任何偏差都会非常严重的影响其它电路的性能和精度。

因此，整个系统的精确度在很大程度上依靠于内部或外部基准的精确度，如果没
有一个满足要求的基准电路，就不能精确地实现系统预先设计的性能。

因此，
对于如何提高基准源的性能和集成度一直是大家研究的热点和难点。

集成电路的设计是指根据电路预先设计的功能和性能的要求下。

然后正确
的选择系统的配置、电路的形式、器件的结构、工艺方案和设计规则。

再尽可
能的减小芯片的面积，从而降低设计成本，缩短设计周期，以保证全局的优化，设计出符合设计要求的集成电路。

集成电路版图设计是整个集成电路设计之中
的后端工作。

集成电路版图设计是将集成电路从电路转化为电路芯片的一个非常重要的设计过程。

在整个设计的过程中，版图(1ayout)设计是把每个元件的电路符号表示转换成图形表示，同时，元件间相互连接的线也被转换成为几何图形。

通过集成电路版图的设计，可以将具体的电路变为一个可物理实现的平面图形，再经过特殊的工艺在硅片上加工成为符合我们需要的立体的器件结构。

因此，版图设计在整个芯片设计制造中起着非常关键的作用。

1.2发展趋势
版图设计是根据已经设计好的电路和相应的制造的工艺水平,按照一定的给定的设计规则,将电路图转变为成为光刻用的掩模板图形,这些掩模板图形包括制造集成电路所有所用到的隔离岛、埋层、基区、发射区、P+离子注入、N+离子注入、接触孔、通孔、金属层等一系列工序的几何图形。

版图设计是一项复杂的巨大工程，如果仅靠人力实现显然是不可能的，因此我们需要借助（EDA）软件进行计算机辅助设计。

Cadence软件是一款非常优秀的版图设计软件平台，国内外很多公司借助Cadence Virtuoso软件设计平台进行设计，故本次的设计我们借助了Cadence Virtuoso工具，它可以提供完整的IC设计环境。

本论文运用此工具中的layout进行版图设计，使用LVS验证和DRC验证对我们设计好的版图进行版图电路图对比检查和设计规则检查，来保证本次设计的版图的正确性。

1.3 本文工作
本毕业设计主要工作是根据电路设计出版图并通过验证设计过程中尽量减小面积和器件尽量匹配。

由以下部分组成：
第一章绪论对选题背景及意义、研究现状、本文内容进行了介绍。

第二章版图设计原理对版图设计进行简要简介
第三章设计方案对本次设计内容和方案进行简要介绍第四章低压基准电压源版图设计对版图具体设计过程进行介绍。

第五章总结对本次设计的总结。

第二章版图设计原理
集成电路版图设计是指将电路工程师设计产生的电路通过EDA版图设计工具进行布局布线，并进行物理验证，最终产生供制造用流片的GDSII数据的中间过程。

换句话来说，就是将电路工程师设计的电路转化为芯片制造时所用的掩膜图形，即设计工程生产过程中平面工艺中所需要的各种掩模板，模拟集成电路的掩模板所需要的图形包括以下几层：ＮＢＬ埋层、隔离岛、基区、发射区、接触孔以及金属层等。

2.1版图设计方法
版图设计方法有很多种，我们可以从不同角度对其进行分类。

按我们设计是手工设计还是计算机辅助设计,我们可将版图设计的方法分成手工设计和计算机辅助设计两大类。

如果我们版图设计按照对布局布线位置的限制的限制来分,则可把版图的设计方法分成全定制设计法(full custom)，半定制设计法(semi custom)和定制设计法。

下面我们对三种版图设计方法做简要的介绍。

2.1.1全定制设计方法
全定制的设计方法主要适用于对设计质量和性能有着最严格要求的芯片, 比如对芯片要求有最小的信号延迟、最小的芯片面积, 而相对于设计周期和设计成本要求不是太严格。

例如计算机中的CPU芯片就是全定制的最佳事例。

CPU对电路性能要求非常的高，而且生产量也是非常的大，我们设计者希望得到最高速度、最低功耗和最节省面积的芯片设计，因而一般采用全定制的设计。

全定制的设计方法主要以人工设计为主，计算机仅作为绘图与规则验证工具起着辅助设计的作用。

对于版图的设计，版图设计者需要进行反复比较、调整和修改；并且对
于每个器件都要有最佳的尺寸；电路的拓扑结构要有最佳和最合理的版图布局；器件之间的连线要寻找佳的，最短的路径。

对于版图设计的每一部分我们都追求精益求精，不断修改完善，从而把每个器件和每个连线都安排得最合理、不互相影响，在获得最好的芯片性能的同时，尽量减小芯片的面积降低成本。

目前，通用集成电路因为产量很大，为了降低成本和提高性能我们一般采用全定制的设计方法。

而对于其他设计方法中所使用的最基本的单元器件，如标准单元中的库单元、门阵列中的标准单元，我们追求最佳的性能和最小的面积也采用全定制的设计方法。

模拟集成电路因为其比较的复杂而且无固定的电路实现形式，因而一般采用采用全定制的设计方法。

通用逻辑阵列我们设计的时候很少采用全定制的设计方法，因为这样的设计周期长、成本高。

但是对于简单。

规模较小而又有一定批量的专用集成电路，也可以采用全定制的设计方法。

超大规模的集成电路的设计，我们一般不采用全定制的设计方法，但是其内部单元有很多重复的单元结构的电路，我们对于其单元电路可以采用全定制的设计方法。

其中可以重复使用的单元电路可以通过人工设计，然后利用计算机版图设计软件辅助设计功能，复制其中可以重复利用的单元电路版图，从而绘制出整个电路的版图。

2.1.2半定制设计方法
半定制的设计方法主要应用于数字集成电路的设计，因为数字集成电路电路主要由MOS晶体管和晶体管之间的互连线两部分构成。

在不同的电路的版图中，每个晶体管的构造大体上是相同的，其中的差别仅仅是其中电路所包含的晶体管的数量是不同的或者是晶体管之间相互连接的方式有所不同。

如果预先将一定数量的晶体管先制作好，形成半成品，然后我们用户只需要根据自己的需求连线就可以生产出各种不同的数字电路。

由于半成品是可以事预先批量生产出来的，所以这样的方式能够大大提高各种数字集成电路的设计速度，尤其是对一些特殊的，小规模的数字集成电路由重要的现实意义。

半定制法主要由门阵列和门海两种形式。

2.1.3定制设计方法
我们仅仅从版图面积的角度来分析,全定制的设计方法设计的芯片面积利用率最高,基本上没有多余的地方,也就是说没有空余的地方,从而面积相对可以做到最小。

但是这种设计方法也有缺点，其版图几乎没有股则可循,很少能够有可以重复使用的单元，因此只能是用手工进行设计, 无法利用计算机自动布局布线。

对于半定制的设计方法其刚好相反, 其电路器件大多是规则排列的, 因而有规律可循,单元版图可以重复利用。

但是其缺点是芯片上有很大一部分面积是无用的,浪费的芯片面积过大。

定制的设计方法应该说在一定程度上吸收或结合了这两种设计方法的优点而克服了这两种设计方法的缺点,因此这种版图设计方法被广泛采用。

2.2版图设计流程
集成电路从60年代开始,历经了小规模集成,中规模集成,大规模集成,到现在的超大规模集成。

单个芯片上已经可以集成数以亿计的晶体管。

因而对于如此规模的集成电路的版图设计是一项浩大工程，对于复杂的集成电路的版图设计,我们一般按以下步骤进行设计:
1.模块的划分。

我们通常把整个需要设计的电路划分成许多个子模块，然后针对每个子模块进行设计，从而降低设计规模和难度。

并且版图模块的划分可以更好地为每个子模块和整个芯片选择一个合理的的优化布图方案。

2.布局布线。

我们首先根据电路图和各个器件的结构，选择合适的布局以达到尽量减少布线难度的。

然后我们对各个子模块的面积进行调整，已达到面积最优。

接着完成子模块间的连接线,并进一步的优化布线结果。

3.版图面积压缩。

当我们子模块间的布线完成后，我们在尽一切可能减小压缩芯片的面积，从而降低芯片面积。

4.版图检查。

版图检查主要包括三个部分：
1）DRC（Design Rules Checker）。

当我们完成版图的设计工作之后，在生成最终生产用的的图形之前我们要进行DRC检查设计过程的违反设计规则的错误，当运行DRC时候程序就会按照我们给定的设计规则检查设计错误，当程序发现错误时，会在错误的地方做出标记高亮显示。

2）ERC（Electrical Rules Checker），ERC是用来检查连线是否短路，线路开路以及floating结点。

ERC检查短路错误后，会将错误提示局限在最短的
连接通路上。

3）LVS（Layout Versus Schematic），当我们运行LVS查错时候程序会比较IC版图和原理图，从而生成报告，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。

5.版图修改。

此时的工作主要包括检查Label是否正确，label所选的layer 是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。

6.寄生与仿真。

在实际电路的制作过程中，会产生寄生参数：寄生电容，寄生电感和寄生电阻。

7.版图完成。

后端数据接口处理，确认芯片版图的设计和尺寸，落实相关 foundry流片计划，确认设计数据（GDSII文件）大小。

2.3模拟电路设计方法
模拟集成电路速度比较快，但是功耗较大，集成度比较低。

并且模拟电路一般没有固定的规律，设计比较灵活。

因而进行版图设计的时候，要进行全定制的设计。

当我们进行模拟集成电路版图设计的时候，我们主要要解决电路性能、匹配、速度等问题。

2.3.1器件对程设计
对称是为了匹配，它是模拟电路版图设计中的重要技巧之一，对称包括器件对称，布局布线对称等。

简单说来，就是将两个器件的周围环境设计一致，重要的匹配规则如下：
（1）把匹配器件相互靠近放置
如果把要求匹配的器件相互靠近放置，无论衬底材料的均匀性，掩模板的质量及芯片加工对他们的影响都可以认为是相同的。

（2）保持器件方向一致
如果器件放置方向相同，就可以尽量避免由于在光刻及原片加工的许多
步骤中沿不同轴向的特性大小不一而造成的失配。

（3）增加虚拟器件
两个器件的对称轴两边保持相同环境很重要，如果两边不同，可在另一边加入与对边相同的虚拟器件，来实现对称性，提高匹配。

（4）共中心
对于较大的晶体管，不好实现对称，但可尽量实现中心对称，也可以提高匹配率。

2.3.2无源元件匹配
（1）电阻匹配
对于大数值的电阻，通常将其分为较短的电阻单元，平行放置并串联起来。

从匹配和可重复性的角度讲，这种结构比“蛇形”结构要有月的多，因为后者在拐角处的电阻较大。

（2）电容匹配
高密度电容器的制作可以采用以下结构：多晶硅覆盖扩散区、多晶硅覆盖多晶硅或金属覆盖多晶硅，它们均作为电容器的两个极板，并在它们之间生长较薄的氧化层。

由于多晶硅与扩散区构成的电容器结构简单，尽管它的线性度比其他两种低，这种结构在当今模拟电路工艺中仍然使用的比较广泛。

2.3.3 优化布局连线
连线的优劣会影响到设计精度和速度。

如果连线较长，连线的平板电容和边缘电容会使工作速度降低。

例如，在一个混合信号系统中，时钟信号必须通过许多长的连线接到各个模块，从而产生相当大的连线电容。

更重要的是，线间电容导致了显著的信号耦合。

我们要尽量优化布局减少连线的长度．连线电阻也要引起注意。

在低噪声应用中，长连线可能会产生相当大的热噪声，而且接触孔和通孔也存在大的电阻。

长导线的分布电阻和分布电容也会引起
信号的延迟与弥散。

弥散是指信号沿导线传输时其跃变时间明显增加。

如果以时钟边沿确定一个采样点，弥散就会带来特别麻烦的问题。

芯片上电源总线和地线的设计也要注意很多问题。

在大的集成电路设计中，沿电源总线的直流或瞬态电压降可能会很大，因而影响由同一个电源总线供电的敏感电路正常工作。

而且，为保证电路的长期可靠性，电迁移现象要求总线要有较小的宽度。

2.4集成电路设计技巧
最后，介绍一下在集成电路版图设计中常常用到的一些技巧。

使用这些技巧，可以减少芯片面积，提高电路性能，降低生产成本。

1. 合并公共区域
一个较好的版图，不是每个元件都相互独立，而是尽可能地将各个元件的公共区域合并在一起。

如不同元件的接地部分和接电源部分是公共部分，可以将不同元件的这部分合并在一起减少芯片尺寸。

2.减线法
在芯片面积较大的版图上，对于单层金属或双层金属布线的工艺，几乎一半以上的芯片面积用于信号连接，因此减少布线对于减少芯片面积有着很重要的意义。

3.布线
集成电路中，主要用铜铝合金作为连线，通常是以一种作水平方向布线，另一种作垂直方向的布线。

但对于小规模的电路我们要尽量只使用一层金属布线，这样就可以少许多的工艺步骤，从而降低成本．
4.利用EDA工具提高设计速度
对于电路中大量重复的单元，可以将它们的版图精心设计好并放入库中保存，在需要时随时调用，无论对称、旋转、平移，都可以用来组成新单元，达到节省建立版图时间和减少错误的目的。

第三章设计方案
3.1设计平台
3.1.1Cadence软件简介
Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。

产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。

其总部位于美国加州圣何塞（San Jose）。

Cadence是CADENCE公司生产的集成电路设计软件的总称，是个大型的EDA 软件，EDA是电子设计自动化（Electronic Design Automation）的缩写,cadence 是具有强大功能的集成电路设计系统。

作为非常强大地EDA设计工具，Cadence 可以完成系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计,IC物理验证，PCB设计和硬件仿真建模。

Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面具有强大的功能，因此Cadence软件是IC设计师必备的工具。

我们设计的一般步骤大概有如下几步：画 schematics(电路)、画相应的layout(版图)、进行版图设计规则检查（DRC）、做电路与版图的一致性检查
(LVS)，导出最终版图的gds文件。

3.1.2 Cadence软件使用说明
首先我们要进入系统操作平台打开Cadence软件，进入版图界面的命令为：cd 用户名
icfb &
然后出现CIW窗口,如图2-1所示。

图3-1 CIW窗口
接着建立库(library):窗口分为Library和Technology File 两部分。

Library部分有Name和Directory两项，分别输入我们要建立的Library的名称和路径。

然后在Technology Library Name中输入工艺库的名字，我们使用的是西岳工艺库文件；
然后建立单元文件(cell)，在Library Name 中选择存放新文件的库在Cell Name中输入名称然后在在Tool项，选Composer-Schematic编辑电原理图，选择Virtuoso 编辑版图。

然后我们进入相应的界面进行设计。

电路（Schematic）设计界面简介：
编辑431电路的原理图时我们使用Candence自带的analogLib库中的模型（model）。

编辑完之后，改正错误。

编辑时常用的快捷键有：。