叠层式3D封装技术发展现状_王彦桥

2
叠层式 3D 封装的技术优势
3D 封装拥有无可比拟的组装密度，组装效率高，从而使单个封装体可以实现更多的功能，并使外围设
第 32 卷 第 10 期
行
业 资 讯
69
备 PCB 的面积进一步缩小。 具体而言，3D 封装具有以下优点： （1）降低体积和重量：叠层式 3D 封装是在垂直于芯片或封装表面的 Z 方向上实现的多层堆叠封装，与 传统的封装相比， 具有尺寸小和重量轻的特点， 3D 封装可以使系统的尺寸和重量降低为原来的 1/40 至 1/50； （2）提高硅片效率：硅片效率是指叠层中总的基板面积/焊区面积，和 2D 封装（如 MCM）相比，3D 封装技术硅片效率提高幅度超过 100%； （3）减少信号延迟降低噪声：3D 封装可最大限度的缩短互连长度，降低寄生电容和电感，减小信号的 传播延迟。一般 MCM 可使信号延迟降低 300％，而 3D 封装中的电子元件非常紧凑，其信号延迟 比 MCM 更低，两种封装结构比较如图 8 所示； （4）降低功耗：电子系统的寄生电容与互连长度成正比，3D 封装缩短了互连长度从而减小寄生效应， 使系统功耗降低； （5）提高跃迁速度：由于 3D 封装降低了系统功耗，因此在不增加功耗的情况下，三维器件的跃迁速度 会更快； （6）提高互连效率：使用 3D 封装结构可为叠层中的中心元件提供 16 个相邻元件，而在二维封装中可 提供的仅为 8 个，3D 封装的垂直互连可最大限度利用互连效率； （7）增加带宽：低延迟、宽母线是高性能系统必须具备的特点。3D 封装可用来将 CPU 和存储器芯片集 成在一起，增加带宽，避免使用高成本的多孔 PGA。
图1
金字塔型叠层封装
图 2 垫板式叠层封装
图 3 滑移错位式叠层封装
图4பைடு நூலகம்
交替错位式叠层封装
68 1.1.2 芯片与圆片的堆叠
行
业 资 讯
Vol.32 No.10 Oct. 2013
D2W的堆叠主要利用Flip-Chip （倒装）方式和Bump（置球）键合方式实现芯片与圆片的互连。与D2D 相比，具有更高的互连密度和性能，并且可与高性能的Flip-Chip键合机配合， 硅通道 圆片 可以获得较高的生产效率。 1.1.3 圆片与圆片的堆叠 W2W的堆叠是将完成扩散的晶圆研磨成薄片， 逐层堆叠而成。 层与层之间 通过直径在10µm以下的细微通孔而实现连接。此种技术称为TSV（Through silicon via） 。与常见IC封装的引线键合或凸点键合技术不同，TSV能够使芯片 在三维方向堆叠的密度更大、外形尺寸更小，并且大大改善芯片速度和降低功 耗，成为3D芯片新的发展方向。如图5所示，堆叠的四层圆片通过硅通道互连。 图 5 TSV 堆叠器件示意图 1.2 封装叠层 1.2.1 封装内封装（PIP） PIP（Package in Package）是在同一个封装腔体内堆叠多个芯片形成3D 封装的一种技术方案。实际是在BAP（Basic Assembly Package，基础装配封 装）上部堆叠多个封装芯片，整体形成封装的一种结构。如图6所示。 PIP封装技术最初是由KINGMAX公司研发的一种电子产品封装技术， 图 6 PIP 封装示意图 该技术整合了PCB基板组装及半导体封装制作流程， 可以将小型存储卡所需 要的零部件（控制器、闪存集成电路、基础材质、无源计算组件）直接封装，制成功能完整的Flash存储卡产 品。PIP一体化封装技术具有下列技术优势：超大容量、高读写速度、坚固耐用、强防水、防静电、耐高温等， 因此常运用于SD卡、XD卡、MM卡等系列数码存储卡上。早在2007年业内人士分析指出，PIP封装技术的出 现使数码存储产品的封装技术得到突破性发展，可能成为小型存储卡的主流封装技术。现在来看，这一预测 成为事实。 1.2.2 封装外封装（POP） POP（Package on Package）是以多层封装进行堆叠实现3D封装的一种技术方案。实际是在一个处于底部 的封装件上面再叠加另一个与其相匹配的封装件，组成一个新的封装整体。两者之间的连接可依靠引线或基 板，由此可分为引线框架型与基板型封装，其中基板型封装相对而言具有更高的封装密度、更薄的封装外形 和更大的工艺灵活性。与PIP区别在于POP是两个独立的封装器件被绑定在一起，而PIP是多个芯片被绑定在 一个封装体内。 POP的各封装件之间相对比较独立， 可对底部和顶部的封装器件 进行单独测试，因此能保证良好的成品性能，同时满足KGD（known good die）的要求。POP封装优点：1）器件的选择具有很大的自由度。 只要确保各封装体测试过关后就可将不同厂商的封装器件堆叠在一 图 7 POP 封装示意图 起，两者或者多者相互独立，使得用户使用时具有极大的选择性；2） 返修、检测、测试方便可行。在封装体出现问题时可以拆开单独检修、测试。上述两方面的优势使得POP封 装技术成为主要的3D封装技术。最简单的POP封装包含两个叠层芯片，如图7所示。 第一代POP是将引线键合互连技术用在90～130 nm的CMOS制造工艺中，上层封装体BGA锡球Pitch是 0.65 mm，下层封装体BGA锡球Pitch是0.5 mm，POP高度为1.5 mm。2007年，POP技术进入到65 nm级CMOS 制造工艺中，整个封装高度下降0.2 mm。在2009年，CMOS制造工艺已达到45 nm级，上层封装体BGA锡球 Pitch是0.5 mm，下层封装体BGA锡球Pitch是0.4 mm，可以集成更多高速处理器。2009年后的POP可称为第二 代POP。最新的封装工艺TMV（塑封通孔） ，可进一步降低封装高度。正是看到3D芯片的巨大优势，许多企 业也将发展3D芯片作为重点研究方向。3D芯片生产厂家台电集团，预计2013年下半年将实现16 nm级的3D芯 片制造，2015年计划量产10 nm级的3D芯片。
70
行
业 资 讯
Vol.32 No.10 Oct. 2013
而且互连线制约着频率的提高，同时较大面积的PCB又使电子设备的大小得不到有效控制。3D封装的特点恰 好弥补了上述不足，它在封装体内采用芯片间的互连技术使得芯片之间连线长度显著缩短，将几个不同功能 的模块叠层在一起，使单个封装拥有更强大的功能同时有效减小了PCB大小。 博通公司采用3D封装技术推出了如BCM21982的系统芯片，它支持20个频带，不但集成了WIFI蓝牙还集 成了电源管理和射频电路，此外体积缩小了30%；RAMBUS公司在2013年宣布，首个专门面向移动领域的 DDR3方案“R+ LPDDR3”。 该方案推出的内存， 整合控制器和DRAM接口， 数据传输率支持1 600～3 200 Mbps， 带宽最大速率为12.8 GB/s； 蓝魔W32是全球第一款采用Intel Atom Z2460处理器的Android平板电脑， Intel Atom Z2460处理器是一颗系统级芯片， 其采用32 nm工艺制造， 除了CPU核心以外， Intel Atom Z2460整合了Power VR SGX 540图形处理器，工作频率为400 MHz。显而易见，采用3D封装并结合系统芯片的封装技术，必将使芯 片的性能更上一个台阶。
1
叠层式 3D 封装主要分类和性能特点
叠层式3D封装主要分为两种形式:芯片叠层、封装叠层。芯片叠层的集成包括两个方向：一种是多芯片 通过四边引线逐层键合；另一种是通过TSV技术的垂直堆叠。封装叠层包括：PIP技术、POP技术以及POP与 PIP混合封装技术。 1.1 芯片叠层 3D芯片叠层封装根据堆叠方法，有三种形式：芯片与芯片的堆叠（Die to Die，D2D） ，芯片与圆片的堆 叠（Die to Wafer，D2W） ，圆片与圆片的堆叠（Wafer to Wafer，W2W） 。 1.1.1 芯片与芯片的堆叠 D2D芯片叠层指利用传统的引线键合技术，将多个芯片在垂直方向上堆叠起来，然后再进行封装，形成 整体的封装结构。其主要流程如下：晶圆研磨/减薄→晶圆贴膜→晶圆切割/划片→粘片/贴片→打线/键合→芯 片堆叠→打线/键合→目视检测→塑封→电镀→打标→切筋成形。 芯片叠层最关键的技术在于如何实现芯片与芯片、芯片与基板之间的互连。现在最普遍的实现方式是引 线键合，其最主要的问题是必须有足够的面积和空间用以实现键合。根据提供空间与面积的方式不同主要分 为三种：一是金字塔型叠层封装，使用大小不同的芯片，下层芯片的面积要大于上层；二是垫板式叠层封装， 通过在上下层芯片之间加入一块面积小的普通硅片，使得上下两层间存在实现引线键合所需的空间；三是错 位式叠层封装，使用大小相同的芯片，将紧连的两层进行错位贴装，从而产生面积及空间以实现引线键合， 根据错位方式又可分为滑移式与交替式。三种方式如图1～图4所示。
第 32 卷 第 10 期
行
业 资 讯
67
行 业 资 讯
・封
装 专 题・
叠层式 3D 封装技术发展现状
文/王彦桥，刘晓阳，朱 敏
无锡江南计算技术研究所 摘要：随着电子产品朝小型化、高密度化、高可靠性、低功耗方向发展，将多种芯片、器件集成于同一封装体 的 3D 封装成为满足技术发展的新方向，其中叠层 3D 封装因具有集成度高、质量轻、封装尺寸小、制造成本低等 特点而具有广阔的应用前景。综述了叠层式 3D 封装的主要类型、性能特点、技术优势以及应用现状。 关键词：3D 封装；封装上封装；封装内封装；系统级封装 基金项目：国家科技重大专项 02 专项课题(2011ZX02709-002)
随着各种智能设备小型化的发展，要求作为终端的传感器更便携化、多功能化。这些要求使得作为终端 核心器件的芯片封装体必须具有更为强大的功能以及更小的尺寸。叠层式3D封装突破传统平面封装的概念， 在2D封装的基础上，把多个芯片、元件、封装体甚至圆片进行叠层互连，构成立体封装，使组装密度大幅度 提高。叠层式3D封装作为一种新的封装形式，推进封装产品朝着高密度化、高可靠性、低功耗、高速化以及 小型化方向发展。国际半导体技术路线图（ITRS）显示，叠层式3D封装技术能更好实现封装的微型化，其突 出的优点是：尺寸小、Si效率高，满足新器件的应用需求。另外，3D封装采用的工艺基本上与传统的工艺相 容，经过改进可以很快生产并投入市场，使得其发展更为迅猛。
MCM 基板 芯片 3D 封装
图 8 MCM 与 3D 封装的硅片结构比较
3
叠层式 3D 封装技术的应用
3.1 叠层式 3D 封装在多媒体内存中的应用 在过去的几年里，计算机的扩容成为信息系统的瓶颈问题，使得CPU不得不采用倍频技术来适应频率比 其低得多的内存。但是3D封装技术的出现，提供了解决此类问题的另一种途径。早在2005年，Cray Research 公司在其新的T3E定标的并行处理机（SPP）计算机系统已提到使用3D扩容方案解决计算机内存问题。在随 后的时间内，世界各主要公司，均有使用3D封装技术解决扩容问题的相关报道。如：ST Microelectronics 在 2006年推出了采用POP技术的存贮器封装，专门为支持分隔总线与共享总线架构而设计；2007年2月，TAEC （ Toshiba America Electronic Components Inc）采用 POP技术，推出的新型大容量存贮器封装，尺寸仅为 14 mm ×14 mm与15 mm×15 mm；SPANSION是一家闪存产品供应商，在2006年推出POP存贮器封装，其封 装尺寸分别为12 mm×12 mm与15 mm×15 mm；KINGMAX公司近期推出的 Class10 MICROSDHC卡，采用独 家PIPTM封装技术，拥有超高速传输速度、高兼容性、高存储量，其市面流通的容量已超16 G。 3D封装可使设计人员在几周内将支持POP内存封装和支持POP的逻辑芯片堆叠在一起，提高了产品合格 率，简化了产品测试，缩短了产品上市时间并提高了效率。2013年，闪存厂SPANSION和无线厂商ATHEROS 共同推出面向双模手机的闪存+WLAN（无线局域网）的POP封装。上述表明，3D封装技术在多媒体内存领 域发挥着重要作用。 3.2 叠层式 3D 封装在系统级芯片封装中的应用 系统级封装SIP是将一个电子功能系统或其子系统中的大部分内容， 甚至全部内容安置在一个封装内， 或 是指把多个半导体芯片组装在一个封装体中的半导体回路。一般而言，一个独立模块能够实现的功能相对单 一，如处理器单元只能实现数据分析而不能实现数据的存储，存储单元只能实现数据的存储而不能进行数据 的分析。若要实现一个系统，就需要在PCB上通过导线连接若干个模块，这样不但信号之间容易相互干扰，