《集成电路设计》PPT课件

NPN晶体管
N+
N+
P 基区
N 外延 集电
区 N +埋层
p - Si
集成电路工艺流程针对大量应用的NPN管设计的
PNP晶体管制作需要采用与NPN管兼容的技术
衬底PNP管
➢ 发射区是利用NPN晶体管的基区兼容而成的 ➢ 基区就是原来的外延层
➢ 集电区为衬底
横向PNP管
➢P型发射区和集电区是在标准基区P扩散流程中形成的 ➢N型基区就是外延层，基极的引线区是在标准发射区N+
集成电路中要制作一个30 pF的MOS电容器， 所用面积相当于25个晶体管的面积。
MOS电容 N+
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
❖ PN结电容 在PN结反偏时的势垒电容构成的电容器
❖ PN结电容与 MOS电容的数量级相当。
+
-
N+
P
N
外
P衬
延
N+ N P P
二、PN结电容
s
na
b
n+ P p
n型外R延1 层
R5
R2p R3 N+R4
（Pa衬）底
a R c= R 1 +R 2+ Rb3+ R 4+aR 5
R
R 1 长方体电阻
R 2 埋层拐角体电阻 R 3 梯形电阻
n R 4 埋层拐角体电阻 n
Cb 2
R 5 长方体电阻
分别计算s 出各区的电阻后相加
b R
参看C b书： P.2152
薄层电阻
1、合金薄膜电阻
采用一些合金材料沉积在二氧化 硅或其它介电材料表面，通过光 刻形成电阻条。常用的合金材料 有： 钽 Ta 镍铬Ni-Cr 氧化锌 ZnO 铬硅氧 CrSiO
2、多晶硅薄膜电阻
掺杂多晶硅薄膜也是一个很好的电阻 材料，广泛应用于硅基集成电路的制 造。
3、掺杂半导体电阻
不同掺杂浓度的半导体具有不同 的电阻率，利用掺杂半导体的电 阻特性，可以制造电路所需的电 阻器。
版图设计规则是连接电路设计者 和电路生产者之间的桥梁
基极 引线
发射极 引线
主要规定了掩模版各层图形的宽度、
间隔、重叠和两个独立的层间距离
等的最小允许值。
集
电
区
+
-
N+ P
N 外 延
N+ N P P
PN结电容
基 区
发 射 区
N+ P
N - Si
集电极引线
控制掩模版各层图形的宽度、间隔和两个独立的层间距离
越大
max
最小宽度
WR
m
越小
in
扩散电阻的最小条宽
扩散电阻的最小条宽WRmin受三种因素的限制：
➢版图设计规则所决定的最小扩散条宽 ➢工艺水平和扩散电阻精度要求所决定的最小扩散条宽 ➢电阻最大允许功耗所决定的最小扩散条宽
在设计时应取最大的一种
集成电路中电阻模型
集成电路中电阻基本是由各扩散层形成，除了电阻本身，有反偏的PN结特性， 带来附加的电阻和电容(寄生参数)
—
相对误差 % ±20 ±20 ±3 ±50 ±30 ±7
±3
温度系数 10-6/℃
1500—2000 +6000 可控 +2500 +3000 +3000
+200
扩散电阻的功耗限制
单位电阻面积的功耗 PA
PA
I 2R LW
R□
I2 W2
L
电流方向
W
单位电阻条宽的工作电流IW
h
IW
I W
(PA/ R□)1/2
CV规则是在保持器件和电路中各点电位不变的条件下，尽量 来缩小尺寸，以提高器件和电路的有关性能 。
CE缩小规则基本指导思想是在MOSFET内部电场不变的条件下， 通过按比例缩小器件的纵向和横向尺寸（与此同时， 电源电压和阈值电压也要与器件尺寸缩小相同的倍数）， 以提高跨导和减小负载电容，从而达到增强集成电路性能 的目的
衬底s，n端接最高电位防止电阻器的pn结正偏使电阻失效
s na
b
n+
p
n型外延层
p
（a）
a R
n s
（b）
ba
b
R
Cb
Cb
n
2
2
Csub s
（c）
b.基区电阻等效模型 c.衬底电位与分布电容
晶体管有源电阻
采用晶体管进行适当连接并使其工作在一定的状态， 利用它的导通电阻作为电路中的电阻元件使用
双极晶体管和MOS晶体管都可用作有源电阻
P基区 P+
N外延集电区
衬底
外延层扩散电阻
N
沟道电阻
沟道电阻（夹层电阻）利用不同掺杂层之间的沟道形成的电阻器
R□=
xj
R L
hW
＝R□·
L W
减小结深，增加方块电阻的阻值；沟道电阻制作大阻值电阻的基本思想。即两扩 散层之间的沟道
基区沟道电阻
I N+P
P
N
外延层沟道电阻
P
I N
电阻取决于夹层电阻率和结深
单位电阻条宽的最大工作电流IW max
IW max (PA max/ R□)1/2
PAmax 5 10 6W / m2
最小宽度 WRmin
I IW max
IW max (PA max/ R□)1/2
最小宽度 WRmin
I IW max
R□越大，
IW
m
越小
ax
最小宽度
WR
m
越大
in
R□越小，
IW
MOS管有源电阻器
IDS I
I
VGS V VTP
DI
O
S
+
G+
G
V -
V-
O
I
S
D
VTN V VGS
IDS
(a)
(b)
MOS有源电阻及其I-V曲线
晶体管有源寄生电阻
双极晶体管集电区电阻 集成电路中集电区电阻Rc要比分立管的大。Rc的增大 会影响高频特性和开关性能。
为方便起见常将集电极电流流经的区域划分为五个区
MOS电路的源、漏极可同时扩散，只需1次扩散就形成。 一般双极电路至 少需5次。工序和时间多，所以引入缺陷多，成品率低。
互连线
IC中互连线占的面积非常大。因双极电路输入阻抗低，要比MOS互连线 多许多。MOS可用硅栅电极和部分多晶硅互连线进行工作。
集成度
双极电路一般用PN结隔离所需尺寸大，集成度远小于MOS型。
扩散形成
N+
N+
P 基区
N 外延 集电区
N +埋层
p - Si
多极NPN管
➢电流大，使电流均匀分布。 ➢将集电极、基极、发射极分为多个电极，电极用金属电极连
接在一起。
➢集电区用一个埋层，集电极引线孔处要加N+扩散。
p159 图4.11和图4.12
埋层氧化
双极型集成电路基本制造工艺相应的版图
第一次光刻 N+埋层扩散孔光刻
突变PN结电容计算公式：
Cj
C j0 1 VD
0
PN结电容与杂质浓度有关 ，若考虑横向扩散 ： 总结面积 = 底面积 + 4个侧面积
参考P45 2.42
A= W 2 + 4W πxj
2
W: 正方形pn 结扩散区的边长。
发射区扩散层—隔离层—隐埋层扩散层PN结电容
SiO2
+
-
+
P+ 隔离
N+ 发射区
I C中主要电容器 MOS 电容 PN结电容
一、MOS电容器
1. MOS 电容结构
❖ MOS电容器与平板电容和PN结电 容都不相同。
❖因为金属-氧化物-半导体层结构的 电容具有独特的性质。
❖ 电容—电压特性取决于半导体表面 的状态, 随栅极电压变化，表面可 处于： 积累；耗尽; 反型.
VG
金属
di
性能
双极管的跨导与工作电流成正比与器件尺寸无关，MOS则有关，所以电流过 大、过高速不适应。
掌握各种电阻、电容，电感，认识相应的结构图 扩散电阻的最小线宽受哪些因素限制，理解每一种因素 理解版图设计规则和按比例缩小原则 PNP晶体管和双极集成电路版图的设计 CMOS反相器原理，结构图以及N阱硅栅CMOS工艺 双极和MOS集成电路比较
✓离子注入电阻
离子注入方式形成的电阻，阻值容易控制，精度较高
扩散电阻
利用与集成电路兼容的扩散层构成，主要根据掺入杂质浓度和扩散形成的 结深决定阻值。
N+
N+
N
集电区扩散电阻
P
N
基区扩散电阻
发射区的掺杂浓度高，电阻最小 基区电阻相对大，集电区的最大
发射区扩散电阻(发射区扩散层)
R
R
SiO2
P+
N+发射区 N+ 埋层
Csub s
（b）
（c）
§ 4.3 集成电路的互连技术和电感
互连线
单片芯片上器件之间互连：金属化工艺，金属铝 薄膜 电路芯片与外引线之间的连接(电路芯片与系统的 互联)：引线键合工艺
为保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约 束和进行规整。
各种互连线设计应注意的问题
为减少信号或电源引起的损耗及减少芯片 面积，连线应尽量短。
因结深难以精确控制，所以沟道电阻的阻值也不能精确控制，精度要 求高的电路不能采用沟道电阻。
MOS多晶硅电阻
R
R
场氧化层 多晶硅 栅氧化层
集成电路中几种扩散电阻器的比较
电阻类型
基区 发射区 集电区 基区沟道 外延层 外延层沟道 薄膜
方块电阻 Ω/口
100-200 2-10
100-1000 2~10×103 2~5 ×103 4~10×103
输入端低电平时：
pMOS管导通，nMOS截止，输出端通过导通 的pMOS管接到VDD上，呈现高电平
N阱CMOS设计规则
表4.7列出的最小分辨率的微米规则与 规则工艺的
特征尺寸，版图基本几何图形及间隔 MOS自隔离，P型衬底接地(Vss)，N阱区接VDD 多晶硅作引线，为降低电阻，减小功耗，提高速度。
外延
第二次光刻 P+隔离扩散孔光刻
第三次光刻 P型基区扩散孔光刻
Βιβλιοθήκη Baidu
第四次光刻
N+发射区扩散孔、 集电极引线扩散孔光刻
第五次光刻 引线接触孔光刻
第六次光刻 金属化内连线光刻- 反刻铝
栅压为零时，沟道不存在， 加上一个正的栅压才能形 成N型沟道
栅压为零时，沟道已存 在，加上一个负的栅压 才能使N型沟道消失
有两种设计规则：微米设计规则，λ设计规则
微米设计规则
以微米为尺度表示版图最小允许值得大小。
λ设计规则
以λ为基本单位的几何设计规则。 将版图规定尺寸均取为λ的整数倍来表示。
实际工艺中，λ值不能简单的按比例压缩，仍然保留微米 设计规则
按比例缩小原则
为了提高器件和IC的频率、速度性能，就需要缩小器件的特征 尺寸。按比例缩小规则（scaling law）就是为了方便设计集成 电路(IC)所采取的一种规则
多晶硅要重掺杂N+ 减小接触电阻，金属与N+和P+接触连接(欧姆接触)；
金属与多晶硅和衬底接触，需增大接触面积
N阱硅栅CMOS工艺流程 CMOS反相器
版图设计
主要规定了掩模版各层图形的宽度、间隔、重 叠和两个独立的层间距离等的最小允许值
六. 双极和MOS集成电路的比较 制造工艺
为提高集成度，在传输电流非常弱时如： MOS栅极，大多数互连线应以制造工艺 提供的最小宽度来布线。
在连接线传输大电流时，应估计其电流容量 并保留足够裕量。
三. 集成电路的电感
集成电路总电感可以有两种形式 单匝线圈 多匝线圈
单匝线圈
多匝螺旋型线圈
多匝直角型线圈
4. 4 集成器件和电路版图设计
一. 版图设计方式
P 基区
N P+
N+埋层
Cjs P衬底
三、 平板电容
C rolw
d
§ 4.2 集成电阻器及版图设计 集成电路中的电阻
无源电阻 通常是合金材料或采用掺杂半导体制作的电阻
➢薄膜电阻 ➢扩散电阻 ➢沟道电阻
有源电阻 将晶体管进行适当的连接和偏置，利用晶体管的不同的工作区所表现出 来的不同的电阻特性来做电阻
第四章
集成电路设计
第四章
集成电路是由元、器件组成。元、器件分为两大类：
无源元件 电阻、电容、电感、互连线、传输线等
有源器件 各类晶体管
集成电路中的无源源件占的面积一般都比有源器件大。 所以设计时尽可能少用无源元件，尤其是电容、电感和大阻值的电阻。
§ 4.1 集成电路电容器
IC中有多种电容结构 MOS 电容结构 PN结电容结构 金属叉指电容结构 多晶硅/金属-绝缘体-多晶硅电容
栅压为零时，沟道不存 在，加上一个负的栅压 才能形成P型沟道。
栅压为零时，沟道已存 在，加上一个正的栅压 可以使P型沟道消失
硅栅CMOS器件(反相器)
一个增强型nMOS和增强型PMOS组成
CMOS反相 器工作原理
输入端高电平时：
nMOS管导通，pMOS截止，输出端通过导通 的nMOS管接地，输出端呈低电平
R L
hW
＝R□·
L W
设计时只需考虑电阻的长宽比即可，
R□ 根据工艺调整
L
例：设计一个2kΩ基区电阻。 一般基区扩散的方块电阻为
电流方向
W
200Ω/□，所以只要构造
长宽比为10的图形即可。
h
方块电阻的几何图形
利用与集成电路兼容的扩散工艺构成 的电阻器
根据掺杂工艺来分类
✓扩散电阻
对半导体进行热扩散掺杂而构成的电阻，精度较难控制
sio2
半导体
串联 C=
Ci Cs Ci +Cs
Tox
N+
P
sio2
金 属
PN金+sio属2
纵向结构
横向结构
MOS 电容电容量
ε ε Cox=
A 0 sio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。