基于FPGA的一种新型8通道数据采集系统

变低，根据ＡＤ—ＣＯＮＴＲＯＬ给出的ＣＨＡＮＮＥＬ 信号，在ＦＩＦＯＣＬＫ时钟作用下将数据写入 对应的ＦｌＦ０中，每路数据对应一个ＦｌＦ０模块。 ＰＲＯＣＥＳＳ模块处理后的数据存储在相应ＦＩＦＯ中， ＴＭＳ３２０２８３３５在适当时刻进行读取。读取数据时，ＣＳ和 ＲＤ信号变低，ＦＰＧＡ根据地址线Ａ２一Ａ０，内部通过译码 产生ＲＤＣＳｌ、ＲＤＣＳ２等信号（内部译码部分图５中未标 出），从相应ＦＩＦＯ读取相应通道的采集数据。 本文提出一种新型８通道数据采集系统，适合应用 在高精度伺服控制系统中。详细介绍了Ａ，Ｄ转换模块 和ＣＰＵ硬件设计电路，采用ＦＰＧＡ完成整个电路时序控 制工作。同时，在ＦＰＧＡ内部设置数据预处理模块，对所 采集数据进行前置处理，减轻ＣＰＵ负担，加大其数据处 理的能力。经实际工作测试，该设计很好地完成８通道、 １６位数据采集处理工作，达到系统指标要求。
该Ａ／Ｄ转换芯片最大可支持１１５ ｋＳ／ｓ采样速率，以及最 制类专用ＤＳＰ芯片ＴＭＳ３２０２８３３５。ＴＭＳ３２０２８３３５为新型
大±１２Ｖ单端电压输入以及±２４Ｖ差分电压输入，同时 浮点运算ＣＰＵ，支持最高１５０ ＭＨｚ工作频率，较之以往
由于其比普通Ａ／Ｄ转换芯片具有更高的精度（１６位数 的ＭＣＵ或控制类ＤＳＰ芯片具有显著优势。其硬件设计
鉴于ＭＡＸｌ３００经ＦＰＧＡ后输出为８路１６位数据， 因此ＣＰＵ只使用Ｄ１５～Ｄ０共１６位数据线以及Ａ２～ＡＯ 共３位地址线（经ＦＰＧＡ内部译码为８路地址）。ＣＳ为 ＴＭＳ３２０２８３３５外部接口片选信号，无操作时保持为高电 平，当对外部地址操作时，ＣＳ变低。ＲＤ为外部接口读使 能信号，ＷＲ为外部接口写使能信号，均在对外部地址 操作时变低。Ｖ叩为ＴＭＳ３２０２８３３５内核电压要求为标准 １．９ Ｖ，ＶＤＤｌ０为ＩＯ电压，３．３ Ｖ，与ＦＰＧＡ的１０接口电压 保持一致。ｗＲ信号变低时，ＴＭＳ３２０２８３３５将通道地址和 ＭＡＸｌ３００配置数据写入ＦＰＧＡ，同时启动ＭＡＸｌ３００进行 数据采集。ＲＤ信号变低时，表示ＤＳＰ从ＦＰＧＡ读取采集
２．Ｇｆａｄｕａｔｅ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ ｓｃｉｅｎｃｅｓ，ＢｅｉｊｉｒＩｇ １０００３９，Ｃｈｉｎａ） ３。ｒ１１１ｅ Ａｉｒ Ｆｏｒｃｅ Ｒｅｐｒｅｓｅｎｔｉｖｅ ０ｍｃｅ ｏｆ ｔｈｅ Ｎａｖｙ Ｓ诅ｔｉｏｎｅｄ ｉｎ Ｃｈａｎｇｃｈｕｎ Ａｒｅａ，Ｃｈａｎｇｃｈｕｎ １３００３３，Ｃｈｉｎａ）
《电子技术应用》２００９年第１１期
万方数据
测控技木与仪器仪表 ＭｅａＳｕｒｅｍｅｎｔ ＣＯｎｔｒｏＩ ＴｅｃｈｎｏｌＯｇｙ ａｎｄ Ｉｎｓｔｒｕｍｅｎｔｓ
ＴＭＳ３２０２８３３５ 输入
时，模块将其转换为并行数据输送给数据 处理模块ＰＲＯＣＥＳＳ。
ＭＡＸｌ３００工作时序如图５所示。
为了防止Ａ／Ｄ数据采集过程中由于
此系统主要应用为伺服控制，ＣＰＵ选用１’Ｉ公司控
８０
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钟，使用起来很不方便，因此实际工作中采用ＦＰＧＡ控 制ＭＡＸｌ３００的工作时序及数据采集，ＤＳＰ读取 ＭＡＸｌ３００采集并经ＦＰＧＡ处理后的数据。ＦＰＧＡ内部时 序设计如图４所示。
如图４所示，ＦＰＧＡ时序设计主要由数据发送模块 ＴＲＡＮＳＭＩＴ、数据接收模块ＲＥＣＥＩＶＥ、数据处理模块 ＰＲＯＣＥＳＳ、Ａ，Ｄ采集控制模块ＡＤ—ＣＯＮＴＲＯＬ以及存储 ＦＩＦＯ组成。
２ ＦＰＧＡ时序控制
ＭＡＸｌ３００正常工作需要３２个工作时钟，而普通
ＭＣＵ或ＤＳＰ芯片ＳＰＩ通信端口最大支持１６个工作时
＝ ＡＧｈｊＤ
图２ ＭＡＸｌ３００硬件设计图示
ＣＳ引脚为片选引脚，芯片所有输入输出操作只有在
ＣＳ为低电平时才有效。ＤｌＮ引脚为ＭＡｘｌ３００数据输入
引脚，用于对芯片进行相应配置（工作时钟方式，电压范
ｂｙ ｔｈｅ ＤＳＰ ｔ０ ｃｏⅡｌｐＩｅｔｅ ｔＩｌｅ ｓｅｒｖｏ—ｃｏｎｔｍｌ ｔａ曙ｋ．Ｔｂ ｍａｋｅ ｕｐ ｆｏｒ ｔ｝ｌｅ ｆｏｍｌａｌ ｓｙｓｔｅｍｓ，ｔｌｌｅ ＦＰＧＡ ｄｅａｌｓ ｗｉｔｈ ｔＩｌｅ ａｃｑｕｉｒｅｄ ｄａｔａ ｂｅｆｏｒｅ
ｄｅｓｃ曲ｅｓ ｉｔ ｉｓ ｒｅａｄ ｂｙ ｔｌｌｅ ＤＳＰ，ａｎｄ山ａｔ ｅａｓｅｓ ｔｈｅ ｗｏｒｋｌｏａｄ ｏｆ ｔＩｌｅ ＣＰＵ．Ｔｈｅ ｐａｐｅｒ
关键词：数据采集；ＦＰＧＡ；ＤＳＰ
中图分类号：ＴＰ２７４＋．２
文献标示码：Ａ
Ａ ｎｅｗ ｔｙｐｅ ｏｆ ８一ｃｈａｎｎｅｌ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍ ｂａｓｅｄ ｏｎ ＦＰＧＡ
ＷＡＮＧ Ｓｈｕｎ Ｌｉｌ”，ＤＡＩ Ｍｉｎ９１，ＳＵＮ Ｕ Ｎａｌ，Ｕ Ｂ０３，ＬＩ Ｚｈｉ Ｑｊａｎ９１ （１．Ｃｈａｎｇｃｈｕｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ ０ｐｔｉｃｓ，Ｆｉｎｅ Ｍｅｃｈａｎｉｃｓ ａｎｄ Ｐ｝ｌｙｓｉｃｓ，Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ ｓｃｉｅｎｃｅｓ，Ｃｈ舳ｇｃｈｕｎ １３００３３，Ｃｈｉｎａ；
从第１７个工作时钟开始，在每个时钟的下降沿 ＭＡｘｌ３００输出Ａ／Ｄ转换后的数据。数据接收模块ＲＥ－ ＣＥＩＶＥ在ＳＣＬＫ时钟作用下对数据接收。接收机制采用 通用ＵＡＲＴ设计机理，用１６倍ＳＣＬＫ的时钟ＲＤＣＬＫ对 每位数据进行１６次采样。若高电平采样次数超过１０ 次，则认为为“１”，否则为“Ｏ”。当１６位数据接收完毕
图４ ＦＰＧＡ设计框图
ＳＣＬＫ时钟开始工作，ＴＲＡＮＳＭＩＴ模块在ＳＣＬＫ时钟作用 下将数据由ＡＤＯＵＴ引脚按位输出。在采集数据之前先 对ＭＡｘｌ３００进行配置，选择电压范围以及时钟工作模
式。随后Ａ瞳ＣＯＮＴＲＯＬ连续输出３２个工作时钟，在前
１６个时钟选择数据采集通道，后１６个时钟接收 ＭＡＸｌ３００输出数据。ＡＤ—ＣＯＮＴＲＯＬ模块根据地址线高低 电平产生通道选择信号ＣＨＡＮＮＥＬ，同时产生内部ＦＩＦＯ 工作时钟ＦＩＦＯＣＬＫ，控制存储ＦＩＦＯ的读写。
系统硬件设计如图１所示。
鬯砸乎！：篓二削篓兰 数字信号
Ｊ
数字信号
图ｌ数据采集系统设计示意图
１硬件电路设计 １．１ Ａ／Ｄ转换电路设计
本设计采用ＭＡＸＩＭ公司的８通道ＭＡＸｌ３００芯片。
《电子技术应用》２００９年第１ｌ期
７９
万方数据
测控技术与仪器仪表 Ｍｅａｓｕｒｅｍｅｎｔ ＣＯｎｔｒｏｌ Ｔｅｃｈｎ０１０９ｙ ａｎｄ ＩｎｓｔⅢｍｅｎｔｓ
Ａｂｓｔ旧烈： Ａｄｏｐｔｉｌｌｇ ＦＰＧＡ ａｓ ｋｅｍｅｌ ｃｏｎｔｍＵｉｎｇ ｍｏｄｕｌｅ ａｎｄ ＭＡＸ ｌ３００ 鹊ｄａ诅舵ｑｕｉｓｉｔｉｏｎ ｍｏｄｕｌｅ， ａ ｎｅｗ ｄａ诅ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍ ｉｓ ｄｅｓｃｒｉｂｅｄ．Ｔ１ｌｅ ｓｙｓｔｅｍ ａｃｈｉｅｖｅｓ ８一ｃｈａｎｎｅｌ粕ｄ １６一ｂｉｔ ｐｒｅｃｉｓｉｏｎ．Ｔｈｅ ａｃｑｕｉｒｅｄ ｄａｔａ ｉｓ ｓｔｏｒｅｄ ｉｎ ｔｌｌｅ ＦＰＣＡ明ｄ ｉｓ ｒｅａｄ
ｔＩｌｅ ｈａｒｄｗａｒｅ ｄｅｓｉ印ｓｃｈｅｍｅ ｏｆ ｔｈｅ ｃｈｉｐｓ，龉
ｗｅｌｌ ａｓ ｔｈｅ ｌｏ西ｃ ｂｌｏｃｋｓ ｏｆ ｔｈｅ ｉｎｔｅｍａｌ ｆｕｎｃｔｉｏｎａｌ ｍｏｄｕｌｅｓ ｏｆ ｔｈｅ ｎＢＡ．
Ｋ钾ｗｏｒｄｓ：ｄａｔａ ａｃｑｕｉｓｉｌｔｉｏｎ；ＦＰＧＡ；ＤＳＰ
数据采集是通过采样电路将输入的模拟信号转换 成离散信号，并送入ＣＰｕ进行处理，已经广泛应用在现 代工业控制的各个方面。数据采集的速度和精度，很大 程度上影响到整个系统的工作能力。常用数据采集方案 是以ＭｃＵ或者ＤＳＰ为核心，控制数据采集并对数据进 行相应处理，Ａ／Ｄ转换器的启动、通道选择、数据传输和 读取均依靠软件编程来实现。由于受ＭＣＵ或者ＤＳＰ执 行指令时间的限制，这种采集方案的速率和效率较低， 难以适应各种高速信号采集的需要，另外，各种复杂系 统中，ＣＰＵ要协调各外围设备工作时序，收发指令。同时 还要完成各种控制算法。若采集数据量较大，占用大量 ＣＰＵ资源，限制ＣＰＵ工作能力，则会大大降低整个系统 的工作效率。
摘要：以ＦＰＧＡ为核心控制模块，搭载ＭＡＸｌ３００为数据采集模块，完成８通道、１６位精度数据
采集系统。采集数据在ＦＰＧＡ内部储存，ＤＳＰ在适当时刻对其进行读取以完成伺服控制工作。针对以
往数据采集系统的局限，ＦＰＧＡ内部对所采集数据进行预处理，减轻了ＣＰＵ数据处理强度和负担。详
细介绍了各芯片硬件电路设计，给出ＦＰＧＡ内部各功能模块逻辑图。
外界因素产生各种干扰（如尖峰于扰），采
用类似于中值滤波的处理方法。设计中添
加ＰＲＯＣＥＳＳ模块对数据进行处理。采集数
据时，每个通道数据采样ｌＯ组，每组采样
３次。将每一组的中值取出后求其平均值， 作为此次采样数据的值。这样在一定程度
上去除了外界因素对结果的影响，也为
ＣＰＵ进行下一步滤波减轻了负担。ＰＲＯ— ＣＥＳＳ模块对数据处理后，ＦＩＦＯＣＳ信号不
据输出），而且体积小、使用方便、适合使用在各项指标 如图３所示。
严格的伺服系统中。图２为ＭＡＸｌ３００硬件设计图。 ＭＡＸｌ３００外围电路较其他Ａ／Ｄ芯片更为简单，支持三
种总线方式与ＣＰＵ连接：ＳＰＩ方式、ＱＳＰＩ方式、ＭＩＣＲＯｗｌＲＥ 方式。图２中ＭＡＸｌ３００与ＦＰＧＡ连接只使用了ＣＳ、ＤＩＮ、 ＳＣＬＫ、ＤＯＵＴ四个引脚，不占用数据总线，这在一定程度 上节约了电路板面积，减少了硬件电路设计的难度。 ＣＨＯ—ＣＨ７为模拟电压输入通道，ＡＶＤＤｌ—２为模拟电压
实际采集中，ＡＤ—ＣＯＮＴＲＯＬ模块按ＤＳＰ要求控制 ＭＡｘｌ３００时序工作。需要采集数据时，ｓＴＡＲＴ信号变低 后（ＳＴＡＲＴ连接ＤＳＰ的ＷＲ信号），ＡＤ—ＣＯＮＴＲＯＬ读取 ＴＭＳ３２０２８３３５数据线和地址线信息（地址线选择 ＭＡＸｌ３００采集通道，数据线加载ＭＡＸｌ３００配置数据）， 并将相应数据ＡＤ—ＤＡＴＡ写入ＴＲＡＮＳＭＩＴ模块（配置 ＭＡＸｌ３００，选择采集通道）。随后ＡＤＣＳ信号变低，同时
Ｄ１５～Ｄ０
ＥＰｌＣ６ Ｑ２４０Ｃ６
Ａ２一Ａ０ ＣＳ ＲＤ
ＳＴＡＲＴ
Ｄ１５～ＤＯ
ＶＤＤｌ０
Ａｃ２ｓ一裟ＡＯ ８３３５
ＲＤ
ＷＲ
ＶⅡＪ
图３ ＦＰＧＡ与ＤＳＰ硬件连接图
３．３Ｖ ＧＮＤ
１．９ Ｖ
端，ＤＶＤＤ为数字电压端，ＡＧＮＤｌ～ＡＧＮＤ３为模拟地， ＤＧＮＤ与ＤＧＮＤ０为数字地。ＤＶＤＤＯ为１０口电压，根据 ＭＡＸｌ３００连接器件１０电压不同，ＤＶＤＤ０选择不同电压值， 支持范围２．７—５．２５ Ｖ，ＦＰＧＡ选用ＡＬｌｌＥＲＡ公司ＣＹＣＬＯＮＥ 系列ＥＰｌＣ６Ｑ２４０Ｃ６，１０电压为３．３Ｖ，所以ＤＶＤＤＯ接３．３ Ｖ 电压。ＲＥＦ和ＲＥＦＣＡＰ为参考电压输入接口，器件内部 有４．０９６ Ｖ电压参考，使用内部电压参考时。ＲＥＦ与ＲＥ． ＦＣＡＰ分别接ｌ斗Ｆ和Ｏ．１斗Ｆ电容接地。ＭＡＸｌ３００支持三 种采样模式：ｅｘｔｅｍａｌ ｃ１０ｃｋ ｍｏｄｅ、ｅｘｔｅｍａｌ ａｃｑｕｉｓｉｔｉｏｎ ｍｏｄｅ 和ｉｎｔｅｍａｌ ｃｌｏｃｋ ｍｏｄｅ，其中ｅｘｔｅｍａｌ ｃｌｏｃｋ ｍｏｄｅ支持到最 高采样速率１１５ ｋＳ／ｓ，该模式下ＳＳＴＲＢ引脚闲置，可以悬空。
‘基金项目：８６３计划地球观测与导航技术领域重点项目（Ｎ０．２００８ＡＡｌ２１８０３）
本文针对应用于伺服控制系统的８通道数据采集
方案进行设计Βιβλιοθήκη Baidu依靠ＦＰＧＡ硬件完成数据采集时序控制
以及数据的预处理过程，将处理后的数据输送给ＣＰＵ，
使ＣＰＵ有足够的资源完成伺服算法。由于ＦＰＧＡ运行速
度快，能够保证数据采集的实时性和准确性。
完毕的数据。
ＴＭＳ３２０２８３３５需要完成伺服系统主要的伺服算法工
作，其根据算法需要，在适当时刻通过ＦＰＧＡ启动ＭＡＸｌ３００，
ＣＳ变低，ＷＲ变低，数据线和地址线信息写入ＦＰＧＡ，启
动ＭＡＸｌ３００采集数据。当采集工作完成后，对数据进行
读取，ＣＳ变低，ＲＤ变低，从ＦＰＧＡ读取数据进行处理， 完成伺服算法。
围）。ＤＯＵＴ为数据输出，用于输出转换后的数字信号。
ＳＣＬＫ为时钟输入引脚。进行采集时，ＤＩＮ引脚在ＣＳ变
低后的第一个高电平认为是数据的起始位，随后数据选
择采集通道，数据在每个ＳｃＬＫ时钟的上升沿进入
ＭＡｘｌ３００。从第１６个时钟开始，转换后的数据在每个
ＳｃＬＫ的下降沿经ＤＯＵＴ引脚输出。 １．２ ＣＰＵ硬件电路设计
测控技术与仪器仪表 Ｍｅａｓｕｒｅｍｅｎｔ ＣＯｎｔｒＯＩ ＴｅｃｈｎｏＩｏｇｙ ａｎｄ Ｉｎｓｔｒｕｍｅｎｔｓ
木
基于ＦＰＧＡ的一种新型８通道数据采集系统
王顺利１，一，戴明１，孙丽娜１，李波３，李志强１ （１‘．中国科学院长春光学精密机械与物理研究所，吉林长春１３００３３；
２．中国科学院研究生院，北京１０００３９； ３．海军驻长春地区航空军代表室，吉林长春１３００３３）