基于FPGA的测井深度系统设计

　［收稿日期］２００６１０２０

　［作者简介］吴爱平（１９７７），男，２００２年大学毕业，硕士，讲师，现主要从事信号采集与处理方面的教学与研究。基于ＦＰＧＡ的测井深度系统设计

吴爱平，付青青　（长江大学电子信息学院，湖北荆州４３４０２３）

［摘要］针对单片机处理深度信号存在速度慢、外围电路复杂等问题，提出了用现场可编程门阵列实现深

度系统设计的方法，给出了设计的整体硬件框图和ＦＰＧＡ设计的顶层图，并对设计进行了仿真。试验结

果表明，使用该方法设计的深度处理系统结构简单，速度快，可靠性高。

［关键词］ＦＰＧＡ；测井深度；设计

［中图分类号］Ｐ６３１畅８８

［文献标识码］Ａ ［文章编号］１６７３１４０９（２００６）０４０１０２０３

深度信息是一个非常重要的测井信息，如果深度测量不准，可能会导致测井资料作废，甚至有带来生产事故的危险，所以它在测井过程中起着相当重要的作用。目前进行深度系统设计主要是采用单片

机，用单片机设计的深度系统［１］，外围电路复杂，执行速度慢，但开发风险小。为了克服采用单片机设

计的深度系统的弊端，笔者提出了采用ＦＰＧＡ（现场可编程门阵列）设计深度系统的方法，采用该方法设计的深度系统，硬件电路简单，执行速度快，可靠性高，升级改造容易。

图１　测井深度系统总体硬件框图１　硬件设计

系统硬件框图如图１所示，深度信号送至ＦＰＧＡ

处理，同时ＦＰＧＡ通过ＰＣＩ９０５２接受工控机发出的深

度初始设置命令，并回送计算的深度脉冲数给工控

机。ＦＰＧＡ中设计了地址译码、读写控制、数据选

择、方向判断、深度计数、深度中断发生器、数据锁

存７个模块，其中用到了２３个Ｉ／Ｏ（输入／输出端

口）。ＦＰＧＡ选择Ａｌｔｅｒａ公司的ＥＰ１Ｃ３ＴＣ１４４［２］。由于Ｃｙｃｌｏｎｅ系列器件是基于ＳＲＡＭ工艺，掉电后信息不能保存，每次上电时要对芯片进行配置后才可使用，

设计中选用的配置芯片是Ａｌｔｅｒａ公司的ＥＰＣＳ１。通过ＪＴＡＧ（联合测试行动小组）进行在线编程，ＡＳ（主动串行）进行在线配置，配置电路完成ＦＰＧＡ程序的上电配置。

配置寄存器选用９３Ｃ４６，完成ＰＣＩ９０５２上电时的自动配置，确保接口电路按预先设置的方式进行工作。９３Ｃ４６存储了ＰＣＩ９０５２重要的配置信息，如设备号ＤＩＤ、制造商号ＶＩＤ、子设备号ＳＤＩＤ、子制造商号ＳＶＩＤ、中断号、设备类型号、局部空间基地址、局部空间描述符、片选响应以及局部响应控制ＣＮＴＲＬ等信号。配置寄存器的内容非常重要，它直接关系到整个系统能否正常工作，如果配置不正确，即使硬件设计没有一点错误，电路也很难正确地工作［３］。

２　软件设计

软件设计选用Ａｌｔｅｒａ公司的ＱｕａｔｒｕｓⅡ５畅０［４］

软件开发工具。深度信号的处理由ＦＰＧＡ实现，深度信号Ａ和Ｂ从ＦＰＧＡ的全局时钟进入。在ＦＰＧＡ内部做了接口模块、测井方向判决模块、一个３２位的可逆计数器和深度中断发生器（图２）。当进行上提测井时，Ａ信号相位超前Ｂ信号，方向模块输・２０１・长江大学学报（自科版）　２００６年１２月第３卷第４期理工卷ＪｏｕｒｎａｌｏｆＹａｎｇｔｚｅＵｎｉｖｅｒｓｉｔｙ（ＮａｔＳｃｉＥｄｉｔ）　Ｄｅｃ畅２００６，Ｖｏｌ畅３Ｎｏ畅４Ｓｃｉ＆ＥｎｇＶ

图２　ＦＰＧＡ设计顶层框图

出０，计数器做减计数；当进行下放测井时，

方向模块输出１，计数器做加计数。计数器计

的深度脉冲数分成４个字节送至数据选择器，

数据选择器在片选信号ＳＥＬ的作用下依次将４

字节的深度数据从Ｄ送至接口模块供工控机读

取，工控机读到深度计数值后根据每米脉冲数

计算出当前的深度和速度。由于目前的井深一

般不会超过１００００ｍ，为此，笔者设计了一个

３２位的计数器，确保在当前的测井中计数器不

会发生溢出。深度中断发生器接受工控机的初

始设置，根据工控机的要求相应地发出中断。３　仿真结果

为确保设计的可行性，对各模块都进行了功能仿真和时序仿真。功能仿真只是从电路的功能上验证设计的正确性，电路中没有延时；而时序仿真能模拟实际电路中的器件延时，从而能进一步验证设计的

正确性［５］。图３为深度处理模块中深度计数部分的仿真波形，ｃｌｋ为系统时钟，ｒｅｓｅｔ为复位输入信号，ａ和ｂ为深度脉冲输入信号，ｄｉｒｅｃｔ为方向输出信号；ｑ１［７畅畅０］，ｑ２［７畅畅０］，ｑ３［７畅畅０］，ｑ４［７畅畅０］为深度计数输出信号，共４个字节。在Ａ和Ｂ信号的作用下，计数器做加或减计数。从图３中可以看出，当系统复位信号有效时，深度计数的初始值为８０００００００Ｈ。在１０２畅５ｎｓ前，Ａ超前Ｂ，ｄｉｒｅｃｔ输出为低，说明仪器被上提，计数器从８０００００００Ｈ做减计数；当减到７ＦＦＦＦＦＥＤＨ时，深度信号发生改变，Ｂ超前Ａ，ｄｉｒｅｃｔ为高，仪器被下放，计数器从７ＦＦＦＦＦＥＤＨ

开始做加计数。

图３　深度计数仿真波形

图４为上提测井中断信号仿真波形，Ａ为深度脉冲输入信号，ｆｓ为测井控制方式输入信号，ｄｉｒｅｃｔ为测井方向输入信号，ｄａｔａ［７畅畅０］为主机下发的每米中断数，ｉｒｑ为中断输出信号，ｃｏｕｎｔ为内部信号。当ｆｓ为低，ｄａｔａ［７畅畅０］为５时，即要求仪器上提时每隔５个脉冲向主机发一次中断。在ｄｉｒｅｃｔ为低时，说明仪器被上提，每计５个深度脉冲发一次中断，即在图４中ｃｏｕｎｔ为０５和０Ａ出均有中断发出；由于某种原因仪器被下放，即在图中ｄｉｒｅｃｔ为高时，不论来多少脉冲，均不发中断，只有当仪器被再次提起，并且减去由于仪器下放而增加的深度计数部分后才向主机发中断，见图４中ｃｏｕｎｔ为１Ｄ时即发中断。

图５为下放测井中断信号仿真波形。图５中，ｆｓ为高、方向信号ｄｉｒｅｃｔ为高时，仪器被下放，在ｃｏｕｎｔ为２Ａ和２Ｆ时发出中断；在ｃｏｕｎｔ为３２处方向信号变为低，中断发生器不发中断，直到方向信号改为高且加回由于仪器上提而减去的深度计数部分后才开始向主机发中断，见图５中ｃｏｕｎｔ为４９时即发中断。

・３０１・第３卷第４期吴爱平等：基于ＦＰＧＡ的测井深度系统设计