ChipScope Pro实例教程
chipscope例程
ChipScope例程ISE13.1简介FPGA的在线调试，一般是在FPGA中嵌入一个类似于逻辑分析仪的模块，在满足触发条件时，对需观测的信号进行采集，并通过JTAG线缆将存储的波形上传至计算机，供调试人员检查。
Xilinx在线调试工具为ChipScope，Altera为SignalTap。
一ChipScope模块添加1. 新建cdc文件在打开的ISE工程中，找到“Design”窗口，在工程所对应的目标器件上右击，选择“New Source”。
在File name中输入文件名。
点击next，点击finish。
Design窗口中会显示刚添加的.cdc文件。
双击*.cdc。
进入编辑界面。
在新的界面中点击next。
在上图所示的界面中，选中“Trigger Parameters”窗口，然后在“Number of Input Ports”后面的下拉列表中选择触发通道的个数。
简单起见这里设为1。
在TRIG0对应的选项中选择位宽（Trigger Width）及触发类型（Match Type）。
点击“Next”，或是中“Capture Parameters”窗口。
在上图中，勾选需要用到的Trigger Port，设置采样深度。
点击“Next”，或是中“Net Connections”窗口。
为clock通道和Trigger通道指定网络标号。
在上图中双击CLOCK PORT。
在“Net Name”对应的列表中找到待指定的信号，也可以在Pattern中输入*clk*，点击Fitter 找到clk信号，选中该信号，然后点击右侧的“make connections”按钮，则该信号便与时钟通道对应起来。
点击OK。
添加成功后会在Net Connection中显示。
双击Trigger Ports。
用相同的方法添加信号。
注意右上角的Net Selection这时要选中Trigger/Data Signals。
所有通道的信号均定完成之后，点击菜单栏的“File”->“Save”，或是在工具栏找到快捷图标，单击保存cdc文件，然后关闭此窗口。
Xilinx ISE 13 笔记06 Chipscope Pro调试工具
第五章ChipScope Pro调试工具1.新建：ChipScope
2.双击ChipScope.cdc
3．点击next
4.点next
5.设置相应参数，并且next
6.设置，next
7.单击“Modify Connection”，弹出”Select Net”配置界面
8.Make Connections
9,配置完成后，保存退出，然后双击Analyze Design Using ChipScope
10.出现如下界面
11.点击，初始化边界扫描链。
12.右击DEV:1 MyDevice 1(XC4VSX36)---Configure. 注意，重新配置ChipScope的时候一定再执行
或者单击菜单栏“Device”菜单下的选项进行设置，只有当JTAG链扫描正确后，菜单项Device才能由灰色变为正常。
点击OK，Analyzer的右下角会给出配置状态，配置成功后显示“Done”标志。
配置Trigger，设置触发信号值
配置Waveform，将各个比特位汇成总线的方式
按住shift键，依次点击DataPort[0]和DataPort[15]，将0~15全部选中，右击Move to BUS。
配置完成后，单击工具栏。
OVER。
片内逻辑分析仪工具——ChipScopePro
第11章片内逻辑分析仪工具——ChipScope Pro11.1 ChipScope Pro工具介绍在FPGA调试阶段，传统的信号分析手段要求在设计时保留一定数量的FPGA管脚作为测试管脚，这种方法灵活性差，对PCB布线也有一定的影响。
当今先进的FPGA器件所具有的规模、速度和板级要求使得利用传统逻辑分析方法来调试采用FPGA器件进行的设计几乎是不可能的。
Xilinx公司推出的片内逻辑分析仪ChipScope Pro能够通过JTAG口，实时地读出FPGA的所有内部信号，而只需要片内的少量BlockRAM和逻辑资源，使得逻辑分析灵活方便。
ChipScope Pro是与ISE配套使用的，其版本经过了ChipScope 4.1i，ChipScope 4.2i，ChipScope Pro 5.1i，ChipScope Pro 5.2i和ChipScope Pro 6.1i的升级过程，ChipScope Pro 6.1i是与ISE 6.1配套使用的最新版本。
ChipScope Pro软件由3个工具组成：(1) ChipScope Pro内核生成器：为综合控制器（ICON）内核、CoreConnect™ OPB的总线分析内核（IBA/OPB）、逻辑分析（ILA）内核及安捷伦跟踪内核（ILA/ATC）提供网表和实例化的模板；(2) ChipScope Pro内核插入器：自动地为用户已经综合完的设计中插入ICON、ILA和ILA/ATC的内核；(3) ChipScope Pro分析仪：提供器件的配置、触发的设定和ILA、IBA/OPB及ILA/ATC核的踪迹显示功能。
各种内核实现了信号的触发和捕获，而ICON内核专门用于与边界扫描（Boundary Scan）管脚的通信。
使用ChipScope Pro工具的设计可以容易地同任何标准的FPGA设计流程结合起来，其中要用到标准的HDL综合工具和Xilinx ISE的实现工具，设计流程如图11.1所示。
FPGA设计开发软件ISE使用技巧之：片上逻辑分析仪(ChipScope Pro)使用技巧
FPGA设计开发软件ISE使用技巧之：片上逻辑分析仪（ChipScope Pro）使用技巧6.7 片上规律分析仪(ChipScope Pro)用法技巧在的调试阶段，传统的办法在设计FPGA的板时，保留一定数量的FPGA 管脚作为测试管脚。
在调试的时候将要测试的信号引到测试管脚，用规律分析仪观看内部信号。
这种办法存在无数弊端：一是规律分析仪价格昂扬，每个公司拥有的数量有限，在研发期间往往供不应求，影响进度;二是PCB布线后测试脚的数量就确定了，不能灵便地增强，当测试脚不够用时会影响测试，测试管脚太多又影响PCB布局布线。
ChipScope Pro是ISE下一款功能强大的在线调试工具。
面向这些问题，ChipScope Pro都可以有效地解决。
6.7.1 ChipScope Pro概述ChipScope Pro是针对 Virtex-II pro/ Virtex/ Virtex-II/ Virtex-EM/ Spartan-IIE/ Spartan-IIE 系列FPGA的在线片内信号分析工具。
它的主要功能是通过JTAG口，在线实时读取FPGA的内部信号。
ChipScope Pro的基本原理是利用FPGA中未用法的BlockRam，按照用户设定的触发条件将信号实时地保存到这些BlockRam中，然后通过JTAG口传送到计算机，最后在计算机屏幕上显示出时序波形。
ChipScope Pro应用的框图6.34所示。
图6.34 ChipScope Pro应用框图其中ILA、ICON是为了用法ChipScope Pro观看信号而插入的核。
ChipScope Pro工作时普通需要用户设计中实例化两种核：一是集成规律分析仪核(ILA core，Integrate Logic Analyzer core)，该核主第1页共11页。
Chipscope实例教程
Chipscope 用法1、Chipscope基础（1）原理：Chipscope可以理解为FPGA中的一个IP核，但是是一种在线调试用的，所以必须以硬件的连接为基础。
在FPGA已经下载程序的情况下，添加我们关心的信号或者接口，将选定了端口Chipscope（不妨理解为一个嵌入的系统）加入到程序后重新布局布线下载到FPGA中，此时我们就可以观察信号和接口的值了。
注意：从图形上看，有点类似于Modelsim的仿真结果，但其本质区别在于Chipscope用的实际的信号波形，而Modelsim仅仅是仿真的结果！（2）方法：一般的，我们会按照信号的方向一步一步进行排查验证。
在下载程序之前如果我们已经在Modelsim中进行过了充分的仿真，而下载到板子上之后程序运行结果没有达到预期时，我们可以先考虑将所有的输入输出结果用Chipscope抓出来观察对比，看能不能找到问题所在。
如果输出结果没有达到预期，我们就采用按照信号传输方向排查的方法一步一步检查，如果输出结果和预期一致，我们应该考虑硬件的连接甚至设计是否出了问题，有时候要对总体方案进行重新评审。
2、具体步骤第一步：新建一个Chipscope 文件，比如命名为test。
第二步：双击打开test.cdc文件，进入Core Insert界面，选择需要观察的信号或者端口（1）一直按照默认的设置点Next直到出现Trigger Width时进行选择，表示一共需要选择的信号的位数；（2）Data Depth选项表示一步要采用的深度，可以理解为运行一次能抓到多少个单位的数据（时间单位一般是固定的，且与选择的时钟有关）；同时采用可以选择时钟的上升沿或者下降沿（分别对应Rising和Falling）；（3）Next进入到时钟和信号的连接设置，点击Modify Connections即可进入设置界面（4）Clock Signals表示需要采样的时钟信号，一般选择最高频率的那个时钟，而且尽量避免出现跨时钟域采样信号的情况（5）Trigger/Data Signals表示需要采用的数据为，在左侧选中后点击右侧的Make Connections即可，把所有关心的信号连接完后点OK返回到设置界面（6）此时，信号选择完毕，点Return to Project Navigator 并在弹出是否保存的提示框中选择是，返回到ISE环境。
Chipscope教程
Xilinx的Chipscope类似于Altera的Signaltap。
下面记录一下Chipscope的使用方法。
1. 生成Chipscope文件第一步: 打开ISE Design Tools下的CORE Generator工具。
第二步: 在Xilinx CORE Generator的环境中选择菜单File->New Project，在弹出的对话框中选择存放的目录保存即可。
设置如下。
些，呵呵！选完后Apply一下OK关闭。
第五步: 双击IP Catalog窗口的Debug&Verification下的ICON(chipscope Pro –integrated Controller) 。
第六步: 在弹出的窗口中点击Generate就可以了。
第七步: ICON生成完成后，再双击IP Catalog窗口的Debug&Verification下的ILA(Chipscope Pro –Integrate Logic Analyzer)。
第八步: 在ILA的配置可以根据自己的需要来选择，我们这里不强求，我们这里选择一个触发Group，选择数据的采样深度为2048,就是一次采样2048个点，这个深度当然越大越好，但FPGA资源有限啊！设置完后点击Next。
也会用到Chipscope, 这样程序中基本上的信号都能观察了。
设置完后再Generate。
第十步: 这样我们所需的Chipscope文件都已经生成好了，我们可以在eeprom_test 的目录下看到生成的文件，特别要注意下图中我用红色圈出来的文件，如果在其它的工程中我们需要使用Chipscope的话，只要把这四个文件拷过去就好了，不要费老大力气的再重新生成一边。
接下来是Analyzer：点击Open cable按钮建立JTAG连接。
如果开发板和JTAG连接正常的话，Chipscope能找到开发板使用的FPGA芯片。
点击OK把Data Port里的CH0 ~CH７组合成一个组，方法是按Ctrl键，再选择Data port 里的CH0~CH7, 点击右键，选择Move to Bus->New Bus。
FPGA设计开发软件ISE使用技巧之：片上逻辑分析仪(ChipScope Pro)使用技巧
FPGA 设计开发软件ISE 使用技巧之：片上逻辑分析仪（ChipScope Pro）使用技巧6.7 片上逻辑分析仪(ChipScope Pro)使用技巧在FPGA 的调试阶段，传统的方法在设计FPGA 的PCB 板时，保留一定数量的FPGA 管脚作为测试管脚。
在调试的时候将要测试的信号引到测试管脚，用逻辑分析仪观察内部信号。
这种方法存在很多弊端：一是逻辑分析仪价格高昂，每个公司拥有的数量有限，在研发期间往往供不应求，影响进度;二是PCB 布线后测试脚的数量就确定了，不能灵活地增加，当测试脚不够用时会影响测试，测试管脚太多又影响PCB 布局布线。
ChipScope Pro 是ISE 下一款功能强大的在线调试工具。
面对这些问题，ChipScope Pro 都可以有效地解决。
6.7.1 ChipScope Pro 概述ChipScope Pro 是针对Xilinx Virtex-II pro/ Virtex/ Virtex-II/ Virtex-EM/ Spartan-IIE/ Spartan-IIE 系列FPGA 的在线片内信号分析工具。
它的主要功能是通过JTAG 口，在线实时读取FPGA 的内部信号。
ChipScope Pro 的基本原理是利用FPGA 中未使用的BlockRam，根据用户设定的触发条件将信号实时地保存到这些BlockRam 中，然后通过JTAG 口传送到计算机，最后在计算机屏幕上显示出时序波形。
ChipScope Pro 应用的框其中ILA、ICON 是为了使用ChipScope Pro 观察信号而插入的核。
ChipScope Pro 工作时一般需要用户设计中实例化两种核：一是集成逻辑分析仪核(ILA core，Integrate Logic Analyzer core)，该核主要用于提供触发和捕获的功。
实验【chipscope使用】：芯片调试实验
实验：芯片调试实验芯片调试实验实验内容这个实验将指导你通过加入ILA/ICON内核到设计来执行片上查证的过程。
实验目的完成这个实验后，你将能够：●生成一些能在PicoBlaze上运行的任务。
●使用Chipscope-Pro生成ILA 和ICON 内核，将其插入一个PicoBlaze设计中。
●下载位流，在硬件上运行程序。
●执行片上确认，通过Chipscope分析器查看波形。
实验步骤在这个实验中，你将要修正一个以PicoBlaze为目标板的应用软件，使用Chipscope-Pro执行片上确认。
这个实验包括五个主要步骤：●加入一个Chipscope工程文件到设计●修正ILA参数和连接●修正软件，更新设计●对于没有相连的转换输入，分配终端约束●执行片上查证根据以下给出的每条指令，你将找到在以下的实验步骤中，配合每一步操作，我们配有相关的图示。
如果对流程比较熟悉，可以跳过其中的一些操作。
注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。
设计总结你将使用Chipscope-Pro插入ICON 和ILA 内核到设计中，ILA内核触发端口从设计中的uar t_rx 和uart_tx 模块实现信号反馈，接着，当文本输入via hyperterminal后，建立的触发端口将捕捉数据。
当缓冲器满的时候，你将看见最终结果列在Chipscope中。
产生一个新的Chipscope-Pro工程步骤1启动ISE™ Project Navigator，打开工程文件。
1.打开Xilinx ISE软件，选择Start → Programs → Xilinx ISE 8.2i → Project Navigator2.选择File → Open ProjectVerilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab43. 选择chipscope.ise点击Open通过Project Navigator生成一个新的Chipscope-Pro工程1.在Project Navigator中选择Project New Source，打开新的源文件对话框，点击ChipscopeDefinition and Connection,命名为loopback_c s.点击<Next>继续2. 选择loopback作为源文件，点击<next>，然后点击<finish>，一个Chipscope-Pro源文件将被增加到Sources in Project窗口。
ise里用chipscope
Chipscope的使用本来论文都差不多了，但是老师说缺少实验数据，没有办法，自己再加班加点补吧。
好在自己恰好有ChipScope的盘，于是赶快安装上，临阵磨枪，突击看了一晚上，有了一点点概念，这次记一下，下次就不用绞尽脑汁了。
还要感谢King帮忙查找资料。
逻辑分析仪的产生有两种方法：Core Generator（核产生器）和Core Inserter（核插入器），第一种方法产生内核，将这些内核例化后添加到原设计文件，最后综合，实现，下载。
第二种方法不需要修改原文件，它是将生成的内核添加到综合后的网表文件中，所以我们采用第二种方方法。
Core Inserter 的流程为：1）的RTL 综合成Netlist；2）调用Core Inserter 插入逻辑分析仪；3）布置和布局；4）产生bit 文件下载验证。
1. 首先用ISE对所设计的文件进行综合，然后再添加新建文件，选择ChipScope Definition 文件，选择完毕之后，添加到ISE工程。
2.对core Inserter进行配置，选择器件族，其它的默认即可，接下来是选择数据位宽，捕捉对比，进行信号连线等配置，可以根据自己的情况详细设置。
需要注意的是综合的设置需要保存Keep Hierarchy，防止优化过度。
3.按照以前运行ISE的步骤即可，知道最后下载到FPGA开发板，在ISE的最后会有ChipS cope Pro Analyze，然后点击，就运行逻辑分析仪。
然后点击JTAG连接方式，我的是用U SB的，然后选择[Device] configure 进行器件配置。
在window菜单下面可以选择触发设置窗口等选项，然后运行就可以观察你想要的波形了。
搭建Xilinx开发环境（3）…… 使用ChipScope进行调试Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。
第11 章 片内逻辑分析仪工具——ChipScope Pro
第11章片内逻辑分析仪工具——ChipScope Pro11.1 ChipScope Pro工具介绍在FPGA调试阶段，传统的信号分析手段要求在设计时保留一定数量的FPGA管脚作为测试管脚，这种方法灵活性差，对PCB布线也有一定的影响。
当今先进的FPGA器件所具有的规模、速度和板级要求使得利用传统逻辑分析方法来调试采用FPGA器件进行的设计几乎是不可能的。
Xilinx公司推出的片内逻辑分析仪ChipScope Pro能够通过JTAG口，实时地读出FPGA的所有内部信号，而只需要片内的少量BlockRAM和逻辑资源，使得逻辑分析灵活方便。
ChipScope Pro是与ISE配套使用的，其版本经过了ChipScope 4.1i，ChipScope 4.2i，ChipScope Pro 5.1i，ChipScope Pro 5.2i和ChipScope Pro 6.1i的升级过程，ChipScope Pro 6.1i是与ISE 6.1配套使用的最新版本。
ChipScope Pro软件由3个工具组成：(1) ChipScope Pro内核生成器：为综合控制器（ICON）内核、CoreConnect™ OPB的总线分析内核（IBA/OPB）、逻辑分析（ILA）内核及安捷伦跟踪内核（ILA/ATC）提供网表和实例化的模板；(2) ChipScope Pro内核插入器：自动地为用户已经综合完的设计中插入ICON、ILA和ILA/ATC的内核；(3) ChipScope Pro分析仪：提供器件的配置、触发的设定和ILA、IBA/OPB及ILA/ATC核的踪迹显示功能。
各种内核实现了信号的触发和捕获，而ICON内核专门用于与边界扫描（Boundary Scan）管脚的通信。
使用ChipScope Pro工具的设计可以容易地同任何标准的FPGA设计流程结合起来，其中要用到标准的HDL综合工具和Xilinx ISE的实现工具，设计流程如图11.1所示。
chipscope使用方法
chipscope的学习与使用(1) chipscope有三个主要的功能：1、ChipScope Core Inserter配置ICON核配置ILA核触发参数、捕获参数、网线连接2、ChipScope Pro Analyzer初始化边界扫描链，选择芯片型号配置芯片(JTAG CLOCK)设置触发条件观察信号波形3、ChipScope Pro Generator生成ICON核生成ILA核通过功能1生成了一个CDC文件，在这个CDC文件中需要配置一下触发参数的个数、深度以及连接。
最后工程需要重新run一下。
功能1通过后，可以双击Analyze Design Using ChipScope来启动分析仪，通过分析仪可以查看CDC 文件中配置的连线的波形。
功能3是一个集成功能，它把功能1和功能2集成为一个功能。
功能3需要打开ChipScope Pro Generator软件，在这个软件中新建一个工程，配置芯片型号以及合适的语言(V erilog HDL)，配置ICON核和ILA核。
之后在工程中加入这两个文件：xxx_icon.xco和xxx_ila.xco文件在工程.v文件中加入ICON核和ILA核的调用，这时不需要把cdc文件，而且CDC文件需要从工程中移除。
下面是一个小的例子(调用ICON核和ILA核)：wire [w_icon-1 : 0] con;wire [w_trig-1 : 0] p_data;xxx_icon u_icon(.CONTROL0(con));xxx_ila u_ila(.CLK(clk),.CONTROL(con),.TRIG0(p_data));最后再打开分析仪就可以来查看波形了，如果需要有时候可以再次加载CDC 文件。
以下是具体的操作说明：ChipScope Pro Generator打开方式：(见图《软件打开》)开始->程序->Xilinx ISE Suite 12.4->ISE Design Tools->CORE Generator打开这个软件后，新建一个工程。
9.2.5 ChipScope Pro内核生成器应用实例[共7页]
![9.2.5 ChipScope Pro内核生成器应用实例[共7页]](https://img.taocdn.com/s3/m/4615ae79dd3383c4ba4cd24a.png)
ChipScope Pro 核生成器311Rate 】TDM 速率的乘积。
在【Timing – Asynchronous Sampling 】模式下，每个信号组数据端口的宽度等于（【ATD Pin Count 】ATD 引脚数+1）和【TDMRate 】TDM 速率的乘积。
单击【Next 】，出现ATC2核ATCK 和ATD 引脚参数，如图9-13所示。
图9-13 ATC2核ATCK 和ATD 引脚参数输出时钟（ATCK ）和数据（ATD ）引脚在ATC2核内例化，因此用户不用在顶层设计中手动设计，只需在内核产生器中指定这些引脚的位置和属性。
这些引脚属性添加在ATC2核的*.NCF 文件中。
在引脚参数表中，可以设置ATCK 和ATD 引脚的位置、I/O 标准、输出驱动和歪斜率。
(6) Pins 选项组。
∙ 【Pin Name 】：ATC 有两类输出引脚：ATCK 和ATD 。
当捕获模式设置成【State - Synchronous Sampling 】模式时，ATCK 引脚用作时钟引脚；当捕获模式设置成【Timing – Asynchronous Sampling 】模式时，ATCK 和ATD 引脚都用作数据引脚。
引脚名称是不能改变的。
∙ 【Pin Loc 】：设置ATCK 或ATD 引脚的位置。
∙ 【IO Standard 】：设置ATCK 或每个ATD 引脚的I/O 标准，标准根据器件和驱动器终端类型而定，它和约束文件中定义的I/O 标准一样。
∙ 【Drive 】：设置引脚输出驱动器的最大输出驱动电流，2～24mA 。
∙ 【Slew Rate 】：设置ATCK 和ATD 引脚的信号斜率，FAST 或SLOW 。
9.2.5 ChipScope Pro 内核生成器应用实例下面通过一个简单8位计数器的例子，了解如何在工程中添加ChipScope Pro 内核生成器的各个IP 核，对FPGA 内部节点和逻辑进行观测。
9.4 ChipScope Pro分析仪_Xilinx可编程逻辑器件设计与开发（基础篇）_[共7页]
![9.4 ChipScope Pro分析仪_Xilinx可编程逻辑器件设计与开发（基础篇）_[共7页]](https://img.taocdn.com/s3/m/55164fc10b4e767f5bcfce36.png)
第9章 ChipScope Pro调试设计328小节中介绍。
9.4 ChipScope Pro分析仪ChipScope Pro 分析工具（Analyzer tool）直接与ICON、ILA、IBA、VIO及IBERT核相连，用户可以实时地创建或修改触发条件。
注意：虽然ChipScope Pro分析工具能识别设计中的ATC2核，但是需要将JTAG接口与安捷伦逻辑分析仪相连，建立ATC2核与安捷伦逻辑分析仪的通信。
分析工具有两部分：分析工具服务器和客户端。
(1)服务器是命令行服务程序，可以通过JTAG下载电缆连接目标器件的JTAG口。
如果用户想通过JTAG下载线调试本地目标系统，不需要手动打开分析工具服务器，只有当用户需要和远程客户端相连时，才需要手动打开分析工具服务器(2)分析工具客户端是一个图形化的用户接口界面（GUI），它连接目标系统的JTAG链，与目标器件中的ChipScope内核通信。
分析工具的客户端和服务器可以运行在一台机器上（local host模式）或者不同机器上（remote模式），remote模式在以下情况下非常有用。
∙调试一个远程系统。
∙和其他同事共享一个系统资源。
∙给远程客户演示问题或功能。
在大部分情况下，用户是通过分析工具客户端来对设计进行分析的，这里详细介绍客户端界面和功能。
客户端界面如图9-38所示。
图9-38 【Chipscope Pro Analyzer tool】客户端接口分析工具客户端由菜单栏、常用工具栏、项目浏览器、信号浏览器、主窗口以及信息显示窗口组成。
(1)菜单栏。
ChipScope Pro 分析仪 329 ∙ 【File 】文件菜单：包含与工程相关的操作，如【New Project 】新建项目、【Open Project 】打开项目、【Save Project 】保存项目、【Save Project As 】项目另存、【Page Setup 】页面建立、【Print 】打印、【Import 】导入、【Export 】导出以及【Exit 】退出等命令。
ise_chipscope使用实例详细
ise_chipscope使⽤实例详细在ISE 设计流程中使⽤ChipScope Pro 内核的实例－修正版这⼀节介绍⼀个在ISE设计中使⽤ChipScope Pro Core Inserter和ChipScope Pro Analyzer的例⼦。
1. 在ISE中建⽴⼀个⼯程count4，选择相应的器件，添加代码count4.v，count4.v是⼀个简单的4位记数器，其代码如下：module count4(out,reset,clk);output[3:0] out;input reset,clk;reg[3:0] out;always @(posedge clk)beginif (reset) out<=0;else out<=out+1;endendmodule图5.1 新建⼀个⼯程图5.2 选择器件图5.3 添加代码到⼯程中图5.4 ⼯程概况2．设置管脚约束图5.5 添加管脚约束3．综合注意：综合的时候要保留设计层次，XST缺省设置是将设计打平以取得好的综合效果，Synplifcity缺省设置是保留设计层次。
本例是⽤XST综合的所以需要修改综合设置图5.6 设置 keep hierarchy4． Translate注意：在ISE中做Translate的时候需要设置Preserve Hierarchy on Sub module. 缺省情况下为不设置.图5.7 设置 Preserve Hierarchy on Sub module图5.8 插⼊Core 前的ISE ⼯程窗⼝⽣成⽹表5．通过ChipScope Pro Core Inserter插⼊内核，具体步骤和设置详见第3部分////////////////////////////////////////////////////////////////////// ChipScope Pro Core Inserter的使⽤上⾯介绍的⽅法是使⽤ChipScope Pro Core Generator 产⽣内核，然后在设计中作为元件调⽤，然⽽，我们也可以使⽤ChipScope Pro Core Inserter 直接将内核植⼊EDIF 或者XST ⽹表。
EDK中chipscope使用说明
EDK中使用Chipscope进行硬件调试一、实验内容及目的1. ChipScope Pro简介ChipScope Pro的主要功能是通过JTAG口、在线实时地读出FPGA的内部信号。
基本原理是利用FPGA中未使用的BlockRAM，根据用户设定的触发条件将信号实时地保存到这些BlockRAM中，然后通过JTAG口传送到PC机，显示出时序波形。
图1为ChipScope Pro工作原理示意图图1 chipscope pro工作原理示意图一般来说，ChipScope Pro在工作时需要在用户设计中实例化两种核：一是集成逻辑分析仪核（ILA core，Integrated Logic Analyzer core），提供触发和跟踪捕获的功能；二是集成控制器核（ICON core，Integrated Controller core），负责ILA核和边界扫描端口的通信，一个ICON核可以连接1~15个ILA核。
2、实验环境简介本实验的开发环境是在Xilinx公司研发的EDK开发环境，版本是14.2.所用到的开发板是diligent公司生产的型号为ATLYS开发板。
3、实验目的及内容本实验的主要目的是学会在EDK开发环境下使用chipscope pro进行硬件调试。
本实验是在H:\atlys_ziliao\microblaze\led目录下原有点灯的工程上进行的。
新建立一个文件夹H:\atlys_ziliao\microblaze\led_chipscope将H:\atlys_ziliao\microblaze\led 目录下的工程文件拷入到该文件夹下。
本实验的内容是使用chipscope获取GPIO的输出引脚的信号。
硬件连接图如图所示图2 硬件连接示意图二、实验步骤步骤一：用XPS打开原来的点灯工程。
图3 XPS打开原来的LED工程步骤二：在原来的硬件系统中添加ICON与ILA IP核如图所示图4 在原有的硬件系统中添加ICON与ILA IP核步骤三：配置chipscope_icon_0 IP核的参数。
ise_chipscope使用实例
ChipScope Pro 使用说明本文档介绍一个在ISE设计中使用ChipScope的例子。
1. 打开要插入Chipscope仿真的工程（略）2．综合及需要的设置注意：综合的时候要保留设计层次，以取得好的综合效果。
3．在工程中右键选择New Source ，新建文件，如下图：4．双击新建的.cdc文件，启动ChipScope。
1、在DEVICE界面，点击NEXT2、在ICON界面，点击NEXT3、在ILA界面分为3页，如下第一页，在Trigger Width栏填入要触发的数据位宽。
NEXT第二页，Data Depth选择采样深度；Data Same As Trigger为触发条件与采样数据是否相同。
Next第三页，添加时钟触发信号及采样信号。
双击红色CLOCK PORT，选择触发信号关联的时钟信号。
同样双击TRIGGER PORTS关联触发信号（若触发信号TIGGER跟采样信号DATA SIGNALS不同，则分开关联信号）（注，查找信号时，可试用Fitter工具，在Fitter中可以使用通配符*，代表任意个任意字符，帮助快速查找）5．在关联完成所有信号后，点击OK返回。
点击Return to Project Navigator返回ISE。
6．双击Process窗口中的Analyze Design Using Chipscope直到弹出ChipsScpoe工具。
7．选中器件，右键Configure，弹出如下窗口，点击OK。
下载程序后，双击左侧边框打开各窗口。
（注：上方黑色三角表示开始触发采集，黑色方块i代表停止采集，Ti代表无需触发条件满足立即采集。
）系数计算方法：例如，cut_x总线为16位宽，1位符号位、1位整数位、14位小数位，则，试用计算器计算为0.00006103515625。
幅度偏移不需要改，显示精度一般2-4左系数为12右即可。
将所有需要修改格式的总线修改后，双击Bus Plot可打开总线绘图，查看总线波形。
Chipscope实例教程
Chipscope 用法1、Chipscope基础（1）原理：Chipscope可以理解为FPGA中的一个IP核，但是是一种在线调试用的，所以必须以硬件的连接为基础。
在FPGA已经下载程序的情况下，添加我们关心的信号或者接口，将选定了端口Chipscope（不妨理解为一个嵌入的系统）加入到程序后重新布局布线下载到FPGA中，此时我们就可以观察信号和接口的值了。
注意：从图形上看，有点类似于Modelsim的仿真结果，但其本质区别在于Chipscope用的实际的信号波形，而Modelsim仅仅是仿真的结果！（2）方法：一般的，我们会按照信号的方向一步一步进行排查验证。
在下载程序之前如果我们已经在Modelsim中进行过了充分的仿真，而下载到板子上之后程序运行结果没有达到预期时，我们可以先考虑将所有的输入输出结果用Chipscope抓出来观察对比，看能不能找到问题所在。
如果输出结果没有达到预期，我们就采用按照信号传输方向排查的方法一步一步检查，如果输出结果和预期一致，我们应该考虑硬件的连接甚至设计是否出了问题，有时候要对总体方案进行重新评审。
2、具体步骤第一步：新建一个Chipscope 文件，比如命名为test。
第二步：双击打开test.cdc文件，进入Core Insert界面，选择需要观察的信号或者端口（1）一直按照默认的设置点Next直到出现Trigger Width时进行选择，表示一共需要选择的信号的位数；（2）Data Depth选项表示一步要采用的深度，可以理解为运行一次能抓到多少个单位的数据（时间单位一般是固定的，且与选择的时钟有关）；同时采用可以选择时钟的上升沿或者下降沿（分别对应Rising和Falling）；（3）Next进入到时钟和信号的连接设置，点击Modify Connections即可进入设置界面（4）Clock Signals表示需要采样的时钟信号，一般选择最高频率的那个时钟，而且尽量避免出现跨时钟域采样信号的情况（5）Trigger/Data Signals表示需要采用的数据为，在左侧选中后点击右侧的Make Connections即可，把所有关心的信号连接完后点OK返回到设置界面（6）此时，信号选择完毕，点Return to Project Navigator 并在弹出是否保存的提示框中选择是，返回到ISE环境。
ChipScope的用法
ChipScope的用法实验的背景：用ChipScope检测AD的输出是否正确。
实验板为JNS100，Xilinx版本为12.1，信号源为东方联星信号源，只输出单载波（1575.42Mhz）。
下载程序为调试AGC的程序：F:\E\01_GNSS_TOTAL\01_GNSS\03_edition_3\05_Hardware_test\02_all_agc_finally\all_agc\all _agc.xise;（管脚已经分配）实验步骤：（1）打开工程all_agc.xise；右键-> New Source->建立ChipScope_all_agc.cdc文件，文件自动加入到工程。
（2）双击ChipScope_all_agc.cdc,弹出如下界面：（3）点击Next（4）点击New ILA(Integrated Logic Analyzer Pro cores),进入如下界面：我们在此界面中可以设置；即为所要查看的信号的数目，在此我设置为4，分别用来查看：半秒计数闪灯变量j；红灯闪烁时的电平r_light；GPS的AD输出的8位采样数值：（~(ad_data_gps[7]),ad_data_gps[6:0],注：因为AD输出为偏移二进制码，所以最高位要取反才能转换为二进制补码）；GLN的AD输出的8位采样数值。
设置完后界面如下；将产生4个TRIG；再分别设置每个变量的位数（j为25位；r_light为1位，GPS,GLN 的AD输出分别为8位）：如下图：（5）点击NEXT：（6）继续点击NEXT，进入信号分配界面：（7）点击，为每个变量建立与实际信号直接的链接关系，如下图：A：首先建立时钟的链接：左键点击NetName中的DSP_AECLKIN_OBUF，然后点击右下角的，即建立起了实际信号与clock之间的连接关系。
B：点击右上角的按钮，进入所需查看的信号的链接。
有图可见：TP0为信号j对应的列表，TP1为信号r_light对应的列表，TP2为信号GPS的AD输出的8位采样数值对应的列表，TP3为信号GLN的AD输出的8位采样数值对应的列表，如下图：（9）分别建立各个信号间的链接关系，最后结果如下所示：（10）分配完之后点击OK返回可以看到，Net Connections中的信号已经有原来的红色变为了黑色，这说明说有的网络都已经建立起了链接关系。
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ChipScope Pro实例教程宋存杰1. ChipScope Pro简介ChipScope Pro的主要功能是通过JTAG口、在线实时地读出FPGA的内部信号。
基本原理是利用FPGA中未使用的BlockRAM，根据用户设定的触发条件将信号实时地保存到这些BlockRAM中，然后通过JTAG口传送到PC机，显示出时序波形。
一般来说，ChipScope Pro在工作时需要在用户设计中实例化两种核：一是集成逻辑分析仪核（ILA core，Integrated Logic Analyzer core），提供触发和跟踪捕获的功能；二是集成控制器核（ICON core，Integrated Controller core），负责ILA核和边界扫描端口的通信，一个ICON核可以连接1~15个ILA核。
ChipScope Pro工具箱包含3个工具：ChipScope Pro Core Generator（核生成器）、ChipScope Pro Core Inserter（核插入器）和ChipScope Pro Analyzer（分析器）。
ChipScope Pro Core Generator的作用是根据设定条件生成在线逻辑分析仪的IP核，包括ICON核、ILA核、ILA/ATC2核和IBA/OPB核等，设计人员在原HDL代码中实例化这些核，然后进行布局布线、下载配置文件，就可以利用ChipScope Pro Analyzer设定触发条件、观察信号波形。
ChipScope Pro Core Inserter除了不能生成IBA/OPB核和ILA/ATC2核以外，功能与ChipScope Pro Core Generator类似，可以生成ICON核和ILA核，但是它能自动完成在设计网表中插入这些核的工作，不用手工在HDL代码中实例化，在实际工作中用得最多。
下图为ChipScope的两种使用流程图，左侧为使用ChipScope Pro Core Generator流程。
右侧为使用ChipScope Pro Core Inserter的流程。
两种方法各有优缺点，但由于ChipScope Pro Core Inserter更方便一些，可以较好地满足大多数调试要求，建议优先掌握。
本次练习中，第3、4两章主要描述了ChipScope Pro Core Inserter的流程。
第5章简要描述了使用ChipScope Pro Core Generator的流程。
附录中位实验例程的源代码。
2. 创建简单的ISE工程2.1 新建工程ISE启动Xilinx-ISE。
新建Project。
File -> New Project。
填入工程的名字以及所在路径。
Next。
选择工程所对应的开发板的器件类型。
Next。
创建源文件窗口。
因为我们已有了源文件，所以这里直接点击Next。
添加已有的源文件到工程中。
选择源文件led.v与led_top.v，打开。
由于事先已经把两个源文件都放到了工程目录下，所以不用选择Copy to Project，Next。
直接点击Finish，完成工程的创建。
选择默认的Synthesis/Imp + Simulation即可。
OK。
2.2 绑定管脚在Processes区域中，选择User Constraints下面的Assign Package Pins，右键点击Run。
绑定管脚的约束，需要建立UCF文件，点击Yes。
与switch[0]L13相连，led的输出信号diode与开发板上8个led灯相连。
Ctrl+S，保存，在弹出框中选择XST Defalut即可，OK。
然后关闭Xilinx PACE软件。
2.3 综合在Processes区域中，选择Synthesize – XST，右键点击Run。
综合完成后，Synthesize –XST前面会出现绿色的对勾。
表示综合完成且没有任何错误和警告。
2.4 实现在Processes区域中，选择Implement Design，右键点击Run。
连续执行翻译Translate、映射Map、布局布线Place & Route工作。
2.5 产生编程文件在Processes区域中，选择Generate Programming File，右键点击Run。
2.6 下载编程文件在Processes区域中，选择Generate Programming File下面的Configure Device（iMPACT），右键点击Run。
打开iMPACT软件。
选择使用JTAG扫描链配置设备。
为FPGA芯片选择编程文件led_top.bit。
启动时钟切换为JtagClk。
另外两个直接点击Cancel即可。
同上。
右键点击FPGA芯片图标，选择编程Program。
点击OK。
下载成功。
可以看到开发板上的LED灯开始流动点亮。
3. 配置ChipScope Pro Core Inserter3.1 添加ChipScope Core Inserter工程文件选择ChipScope Definition and Connection File，设置文件名称。
选择需要观察内部信号的源文件。
工程中出现led.cdc文件。
打开led.cdc文件在ISE中启动Core Inserter，网表的输入输出目录是ISE自动设置的，且其参数只能在ISE中改变，不能在Core Inserter中修改。
3.4 配置ICON核ICON核是所有核和JTAG扫描电路的通信控制器，因此首先对其进行说明，如下图所示，要指定是否禁止在JTAG时钟上插入BUFG。
如果选中此项，JTAG时钟将使用普通布线资源，而不是全局时钟布线，这样会在JTAG时钟线上产生较大的布线延时差别，因此，在全局时钟资源足够的情况下，应该尽量使JTAG时钟使用BUFG资源。
这里不选中此项，使用BUFG资源。
3.5 配置ILA核ILA核的配置分为3个部分：触发参数、捕获参数、网线连接。
Trigger Parameters选项卡用于设置触发输入信号和触发条件判断单元。
Number of Input Trigger Ports下拉列表中可以选择ILA核输入触发端口的数目。
每个ILA核最多可以有16个输入触发端口。
每个触发端口都有位宽（触发端口的信号线总数）、触发条件判断单元的类型和数目等。
Capture Parameters选项卡用于对存储深度、数据位宽、采样时刻等参数的设置。
ChipScope存储缓冲区所能够存储的最大采样值个数成为存储深度，与数据宽度共同决定了Block RAM的占用数。
如果选中Data Same As Trigger选项，则数据与触发信号相同，这是一种很常用的模式，可以捕获和采集触发逻辑分析仪的任何数据。
在这种模式下，ILA核省略了数据输入端口，可以减小CLB和布线资源的占用，但总的数据宽度不能大于256bit。
不选中Data Same As Trigger选项时，数据和触发信号完全独立，当采样的数据位宽小于触发宽度时，能减少采集的数据，节省Block RAM资源。
在本次练习中，我们选择Data Same As Trigger这种常用模式，存储深度选择8192，在时钟上升沿采样。
完成捕获参数的设置后，Core Inserter能够根据相应配置准确给出Block RAM的个数，如下图左侧中Core Utilization框所示。
Net Connections选项卡用于将在线逻辑分析仪的输入信号和设计中的网线连接起来。
由于目前尚未建立连接，所以Net Connections中的所有信号都为红色显示。
点击ModifyConnection，会弹出Select Net配置界面。
利用Select Net对话框，可以把ChipScope的工作时钟、触发信号、数据信号与设计中的网线连接起来，方法是在右侧选中ChipScope的信号，在左侧下方选中需要连接的网线，单击Make Connections按钮，即可完成一条信号线的连接。
所有信号都连接好之后，单击Ok按钮。
需要注意的是，ChipScope Pro只能分析FPGA设计的内部信号，因此不能直接连接输入信号的网表，所以输入信号网表全部以灰色显示。
如果要采样输入信号，可通过连接其输入缓冲信号来实现，时钟信号选择相应的BUFGP，普通信号选择相应的IBUF。
在本次练习中，我们将led设计中的count[16]选择为采样时钟，而没有选择led设计本身的时钟信号clock。
这是因为我们在设计中使用了25位宽的计数器，计数满一次之后，led 灯才移动一次。
由于采样深度只有8192，如果使用clock来采样，只能采样8192个时钟周期，这明显是不够的。
根据测算，我们选择count[16]为采样时钟，在8192次采样后，能采样到led循环4次。
触发和数据端口与设计中的diode输出信号相连。
端口名字为黑色，否则为红色。
最后，返回工程中。
4. 启动ChipScope Pro Analyzer4.1 重新运行Implement DesignChipScope Core Inserter产生的网表要被插入到原来的设计网表中，需要重新实现设计Implement Design，完成翻译、映射、布局布线后生成BIT文件，下载到FPGA中后，利用ChipScope Pro Analyzer分析信号波形。
以后每次通过Core Inserter修改网表之后，都需要重新运行Implement Design，重新生成编程文件。
4.2 重新生成编程文件选择Analyze Design Using ChipScope，右键点击Run。
ChipScope Pro Analyzer启动后，界面如下图所示。
4.4 配置目标芯片在常用工具栏上点击图标，初始化边界扫描链，成功完成扫描后，项目浏览器将会列出JTAG链上的器件。
选择我们使用的开发板FPGA芯片型号XC3S500E。
点击“DEV:0 MyDevice0（XC3S500E）-> Configure”进行配置。
在弹出的配置对话框中，选择需要下载的.bit文件。
需要注意的是：ChipScope利用JTAG 链来观察芯片内部逻辑，因此在生成配置文件时只能利用.bit格式的配置文件，且时钟选择“JTAG CLK”，选择“CCLK”可能会配置失败。
4.5 设置触发条件把ChipScope 设计和工程下载到FPGA 中以后，还需要设定触发条件才能在Analyzer 中捕获到有效波形。
Analyzer 的触发设置由Match （匹配）、Trig （触发）以及Capture （捕获）三部分。
其中Match 用于设置匹配函数，Trig 用于把一个或多个触发条件组合起来构成最终的触发条件，Capture 用于设定窗口的数目和触发位置，双击Trigger Setup ，典型的配置界面如下图所示。