数字钟程序 EDA
LED数码显示时钟(EDA程序设计)
LED 数码显示时钟一、实验目的 ：1、地运用数字系统的设计方法进行数字系统设计。
2、能进行较复杂的数字系统设计。
3、数字钟的工作原理, 数字钟的工作流程图与原理方框图, 自顶向下的数字系统设计方法。
二、实验原理：1、数字钟的基本工作原理：数字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千 家万户。
作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。
数字钟的基本原理方框图如下：（1）时基T 产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。
（2）控制逻辑电路：产生调时、调分信号及位选信号。
调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（ 60进制）计数到59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。
现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz 的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。
调节小时的时间也一样的实现。
（3）计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。
计数部分： 由两个 60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。
数据选择器：84输入14输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘—'）。
EDA课程设计数字钟(综合课程设计)一_001
EDA课程设计数字钟（综合课程设计）一、设计要求（数字钟的功能）1、具有时、分显示功能（用数码管显示）。
以二十四小时循环计时。
2、具有清零，调节小时，分钟的功能。
3、具有整点（正小时）报时同时用多颗LED灯花样显示秒的功能。
4、运用多层次化设计方式，底层元件用VHDL编写，顶（最高）层元件用原理图法连线。
5、写出课程设计报告，包括设计源程序代码、顶层原理图及必要的文字说明。
二、目的1、掌握多位计数器相连的设计方法。
2、掌握十进制，六进制，二十四进制计数器的设计方法。
3、掌握扬声器的驱动及报时的设计。
4、LED灯的花样显示。
5、掌握CPLD技术的层次化设计方法。
三、硬件要求1、主芯片Altera EPF10K10LC84-4。
2、8个LED灯。
3、扬声器。
4、4位数码显示管。
5、8个按键开关（清零，调小时，调分钟）。
四、实验原理在同一CPLD芯片上集成了如下电路模块：1、时钟计数：秒……60进制BCD码计数。
分……60进制BCD码计数。
时……24进制BCD码计数。
同时整个计数器有清零、调时、调分功能。
在接近整数时能提供报时信号。
2、扬声器在整点时有报时驱动信号产生（响声持续多长时间？）。
3、LED灯按个人口味在整点时有花样显示信号产生。
五、实验内容及步骤1、根据电路特点，运用层次设计概念设计。
将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。
加深层次化设计概念。
2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。
六、顶层原理图参考下图所示（模块化设计）。
eda数字时钟课程设计论文
eda数字时钟课程设计论文一、课程目标知识目标：1. 理解数字时钟的基本原理，掌握EDA工具的使用方法。
2. 学习数字时钟设计的基本流程，包括时钟信号生成、分频、计数等模块的设计与实现。
3. 了解数字时钟的显示原理，掌握七段显示译码器的应用。
技能目标：1. 培养学生运用所学知识进行数字电路设计的能力。
2. 培养学生运用EDA工具进行电路仿真、调试的能力。
3. 培养学生团队协作、沟通表达的能力。
情感态度价值观目标：1. 激发学生对电子设计的兴趣，培养创新意识和动手能力。
2. 培养学生严谨的科学态度，注重实验数据的真实性。
3. 增强学生的自信心，勇于面对和解决问题。
本课程针对高年级学生，结合学科特点和教学要求，将目标分解为具体的学习成果。
课程性质为实践性较强的设计课，注重培养学生的实际操作能力和团队合作精神。
通过本课程的学习，学生能够掌握数字时钟设计的基本方法，提高电子设计能力，培养良好的情感态度价值观。
二、教学内容本课程教学内容主要包括以下三个方面：1. 数字时钟原理及设计流程- 了解数字时钟的基本原理，包括时钟信号、分频器、计数器等组成部分。
- 学习数字时钟设计的基本流程，结合教材相关章节，进行实例分析。
2. EDA工具的使用- 介绍EDA工具的基本功能，如原理图绘制、仿真、PCB设计等。
- 结合教材，学习使用EDA工具进行数字时钟电路的设计与仿真。
3. 数字时钟电路设计与实现- 分析并设计数字时钟的各个功能模块，如时钟信号生成、分频、计数、显示等。
- 结合教材章节，进行具体电路设计，列举所需元器件及参数。
教学进度安排如下：1. 第一周：数字时钟原理及设计流程学习。
2. 第二周：EDA工具的使用方法及操作练习。
3. 第三周：数字时钟电路设计与实现，包括各功能模块设计和整体调试。
教学内容注重科学性和系统性，结合教材章节，使学生能够循序渐进地掌握数字时钟的设计方法。
同时，通过实践操作，提高学生的动手能力和实际应用能力。
eda多功能数字钟实验报告
eda多功能数字钟实验报告
《EDA多功能数字钟实验报告》
摘要：
本实验通过对EDA多功能数字钟的组装和测试，探索了数字钟的功能和性能。
实验结果表明，EDA多功能数字钟具有精准的时间显示、多种闹铃设置、温度
和湿度监测等功能，是一款实用且性能稳定的数字钟产品。
引言：
数字钟作为现代生活中不可或缺的家居用品，其功能和性能一直备受关注。
本
次实验选择了EDA多功能数字钟作为研究对象，旨在通过对其组装和测试，深
入了解数字钟的各项功能和性能指标。
实验方法：
1. 组装数字钟：按照产品说明书，将数字钟的各个部件进行组装，并确保连接
牢固。
2. 功能测试：测试数字钟的时间显示、闹铃设置、温度和湿度监测等功能。
3. 性能测试：对数字钟的时间精准度、闹铃响铃声音、温度和湿度监测准确度
等进行测试。
实验结果：
1. 时间显示：数字钟的时间显示精准，误差在1秒以内。
2. 闹铃设置：数字钟支持多组闹铃设置，响铃声音清晰、音量适中。
3. 温度和湿度监测：数字钟的温湿度监测准确度高，与实际环境温湿度相符合。
讨论：
通过本次实验，我们发现EDA多功能数字钟具有精准的时间显示、多种闹铃设
置、温度和湿度监测等功能，性能稳定，符合用户对数字钟的基本需求。
同时，数字钟的组装和操作也相对简单，适合家庭使用。
结论：
EDA多功能数字钟是一款实用且性能稳定的数字钟产品，能够满足用户对数字
钟的基本需求。
在未来的生活中，数字钟将继续扮演重要的角色，为人们的生
活提供便利。
致谢：
感谢实验中提供支持和帮助的老师和同学们。
EDA课程设计数字闹钟
EDA课程设计数字闹钟一、教学目标本课程旨在通过数字闹钟的设计与实现，让学生掌握EDA（电子设计自动化）的基本原理和方法，培养学生的实践能力和创新精神。
具体目标如下：知识目标：使学生了解数字闹钟的原理和结构，理解时钟芯片的工作原理，掌握EDA工具的使用方法。
技能目标：培养学生使用EDA工具进行数字电路设计的能力，提升学生的编程和调试技能，训练学生的团队协作和沟通能力。
情感态度价值观目标：培养学生对电子科技的兴趣和热情，增强学生解决实际问题的信心和勇气，培养学生负责任的工作态度和良好的团队合作精神。
二、教学内容本课程的教学内容主要包括数字闹钟的原理与设计、时钟芯片的工作原理、EDA工具的使用等。
1.数字闹钟的原理与设计：介绍数字闹钟的工作原理，包括时钟发生器、分频器、计数器等基本组成部分，以及如何实现闹钟功能。
2.时钟芯片的工作原理：讲解时钟芯片的内部结构和工作原理，使学生了解时钟芯片在数字电路中的应用。
3.EDA工具的使用：介绍常用的EDA工具，如Cadence、Altera等，讲解如何使用这些工具进行数字电路设计。
三、教学方法为了提高教学效果，本课程将采用多种教学方法，包括讲授法、案例分析法、实验法等。
1.讲授法：通过讲解数字闹钟的原理、时钟芯片的工作原理以及EDA工具的使用方法，使学生掌握相关知识。
2.案例分析法：分析实际案例，让学生了解数字闹钟设计的过程和注意事项。
3.实验法：让学生动手实践，使用EDA工具设计数字闹钟，提高学生的实践能力。
四、教学资源为了支持教学内容的实施，我们将准备以下教学资源：1.教材：选择合适的教材，如《数字电路与EDA技术》等，为学生提供理论支持。
2.多媒体资料：制作课件、视频等多媒体资料，丰富教学手段，提高学生的学习兴趣。
3.实验设备：准备实验设备，如计算机、EDA工具软件、开发板等，为学生提供实践平台。
4.网络资源：利用网络资源，为学生提供更多的学习资料和实践案例，拓宽学生的视野。
eda课程设计数字钟设计
eda课程设计数字钟设计一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握数字钟的基本原理和设计流程。
2. 学生能描述数字钟的各个模块功能，如计时、显示、调整等，并理解它们之间的协同工作方式。
3. 学生掌握Verilog等硬件描述语言的基本语法，能够利用EDA工具进行基本的数字电路设计和仿真。
技能目标：1. 学生能够运用所学知识，使用EDA工具设计简单的数字时钟电路，并进行功能仿真。
2. 学生通过小组合作，培养团队协作能力和问题解决能力，提高工程实践和项目管理的初步技能。
3. 学生能够运用批判性思维分析设计过程中的问题，提出优化方案，并对设计方案进行改进。
情感态度价值观目标：1. 学生通过数字钟的设计实践，培养对电子工程领域的兴趣和探究精神，激发创新意识和创造潜能。
2. 学生在学习过程中，形成严谨的科学态度和良好的工程意识，认识到技术对日常生活的影响。
3. 学生在小组合作中，学会相互尊重和沟通，培养积极向上的团队精神，增强集体荣誉感。
课程性质分析：本课程为实践性较强的电子设计课程，要求学生将理论知识与实际操作相结合，通过动手实践，深化对电子设计自动化原理的理解。
学生特点分析：针对高中年级学生，已有一定的电子基础和逻辑思维能力，对新鲜事物充满好奇心，具备自主学习的能力。
教学要求：课程要求教师通过引导和启发，帮助学生将抽象的理论具体化，通过项目式的教学方法，使学生能够将所学知识应用于实际问题的解决中。
二、教学内容本课程教学内容围绕数字钟设计的全过程，分为以下三个部分：1. 理论知识学习：- 电子设计自动化（EDA）基本概念与原理；- 数字时钟的组成、工作原理及各模块功能；- Verilog硬件描述语言的基本语法及使用方法；- 相关电子元器件的特性和应用。
2. 实践操作部分：- 使用EDA工具（如ModelSim、Quartus等）进行基本操作；- 设计数字钟的各个模块，并进行功能仿真；- 对设计过程中出现的问题进行分析，提出优化方案；- 完成数字钟整体设计与调试。
eda数字电子钟课程设计
eda数字电子钟课程设计一、课程目标知识目标：1. 让学生理解数字电子时钟的基本原理，掌握EDA技术及其在数字电子时钟中的应用。
2. 使学生掌握数字电子时钟的设计流程，包括硬件设计、软件编程及系统调试。
3. 让学生掌握时钟信号的产生、计数、显示等模块的工作原理和电路设计。
技能目标：1. 培养学生运用EDA工具（如Protel、Multisim等）进行电路设计与仿真测试的能力。
2. 培养学生具备编程和调试数字电子时钟程序的基本技能，提高实际动手操作能力。
3. 培养学生团队协作、沟通表达、问题分析和解决的能力。
情感态度价值观目标：1. 培养学生对电子工程学科的兴趣，激发学生学习热情，形成积极的学习态度。
2. 培养学生具有创新意识和实践精神，鼓励学生勇于尝试，不断优化设计方案。
3. 培养学生关注社会发展，了解电子产品在生活中的应用，提高社会责任感和使命感。
分析课程性质、学生特点和教学要求，本课程目标将分解为以下具体学习成果：1. 学生能够独立完成数字电子时钟的电路设计和程序编写。
2. 学生能够运用EDA工具进行电路仿真测试，分析并解决设计中出现的问题。
3. 学生能够以团队形式进行项目汇报，展示设计成果，接受提问并给予解答。
4. 学生通过课程学习，提升对电子工程的兴趣，树立正确的价值观和人生观。
二、教学内容根据课程目标，本章节教学内容主要包括以下三个方面：1. 数字电子时钟原理及EDA技术概述- 时钟信号的产生与计数原理- 数字电子时钟的组成与工作原理- EDA技术简介及其在数字电子时钟设计中的应用2. 数字电子时钟设计与实现- 硬件设计：时钟信号电路、计数器电路、显示电路等- 软件编程：基于单片机的程序编写，实现时钟功能- 系统调试：电路测试、程序调试及优化3. 教学实践与项目汇报- 实践操作：运用EDA工具进行电路设计与仿真测试- 项目实施：分组进行数字电子时钟设计，培养学生的团队协作能力- 项目汇报：展示设计成果，锻炼学生的沟通表达和问题分析解决能力教学内容安排和进度如下：1. 第一周：数字电子时钟原理及EDA技术概述2. 第二周：硬件设计与软件编程基础3. 第三周：系统调试与优化4. 第四周：实践操作与项目实施5. 第五周：项目汇报与评价教学内容与教材章节关联如下：1. 《电子技术基础》第三章：数字电路基础2. 《单片机原理与应用》第四章：单片机程序设计3. 《EDA技术及应用》第二章：EDA工具使用与电路设计实例三、教学方法针对本章节内容，采用以下多样化的教学方法，以激发学生的学习兴趣和主动性：1. 讲授法：用于对基本原理和概念进行系统讲解，如数字电子时钟的工作原理、EDA技术概述等。
电子设计自动化(EDA)_数字时钟程序模块(LED数码管显示)_实验报告
电子设计自动化(EDA)—数字时钟LED数码管显示二、实验内容和实验目的1. 6个数码管动态扫描显示驱动2. 按键模式选择(时\分\秒)与闹钟(时\分)调整控制,3. 用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、闹钟模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。
要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
实验目的: 1）学会看硬件原理图, 2）掌握FPGA硬件开发的基本技能3）培养EDA综合分析、综合设计的能力三、实验步骤、实现方法(或设计思想)及实验结果主要设备: 1）PC机, 2）硬件实验箱, 3）Quartus II软件开发平台。
1．打开Quartus II , 连接实验箱上的相关硬件资源, 如下图1所示。
2．建立新文件, 选择文本类型或原理图类型。
3. 编写程序。
4．编译5. 仿真, 加载程序到芯片, 观察硬件输出结果(数码管显示)6．结果正确则完成。
若结果不正确, 则修改程序, 再编译, 直到正确。
模24计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count24 ISPORT(clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END count24;ARCHITECTURE arc OF count24 ISSIGNAL a,b:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk,en)BEGINhh<=a;hl<=b;IF(clk'EVENT AND clk='1') THENIF(en='1') THENIF(a="0010" AND b="0011") THENa<="0000";b<="0000";ELSE IF(b="1001") THENa<=a+'1';b<="0000";ELSE b<=b+'1';END IF;END IF;IF(a="0010" AND b="0010") THENcout<='1';ELSE cout<='0';END IF;END IF;END IF;END PROCESS;END arc;模60计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count60 ISPORT(clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END count60;ARCHITECTURE arc OF count60 ISSIGNAL a,b:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL sout:STD_LOGIC;BEGINPROCESS(clk)BEGINhh<=a; hl<=b;IF(clk'EVENT AND clk='1') THENIF(en='1') THENIF(a="0101" AND b="1001") THENa<="0000";b<="0000";ELSE IF(b="1001") THENa<=a+'1';b<="0000";ELSE b<=b+'1';END IF;END IF;END IF;END IF;END PROCESS;sout<='1' WHEN a="0101" AND b="1001" ELSE '0';cout<=sout AND en;END arc;4-7显示译码模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY segment4to7 ISPORT(s:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b,c,d,e,f,g:OUT STD_LOGIC);END segment4to7;ARCHITECTURE arc OF segment4to7 IS SIGNAL y:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGINa<= y(6);b<= y(5);c<= y(4);d<= y(3);e<= y(2); f<= y(1);g<= y(0);PROCESS(s)BEGINCASE s ISWHEN "0000"=>y<="1111110"; WHEN "0001"=>y<="0110000"; WHEN "0010"=>y<="1101101"; WHEN "0011"=>y<="1111001"; WHEN "0100"=>y<="0110011"; WHEN "0101"=>y<="1011011"; WHEN "0110"=>y<="1011111"; WHEN "0111"=>y<="1110000"; WHEN "1000"=>y<="1111111"; WHEN "1001"=>y<="1111011"; WHEN OTHERS=>y<="0000000"; END CASE;END PROCESS;END arc;带闹钟控制模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mode_adjust_with_alarm ISPORT (adjust,mode,clk1hz: IN STD_LOGIC;clkh,enh,clkm,enm,clks,enha: OUT STD_LOGIC;clkh_a,clkm_a:OUT STD_LOGIC;mode_ss: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END mode_adjust_with_alarm;ARCHITECTURE arc OF mode_adjust_with_alarm ISTYPE mystate IS (s0,s1,s2,s3,s4,s5);SIGNAL c_state,next_state: mystate;BEGINPROCESS (c_state)BEGINCASE c_state ISWHEN s0=> next_state <= s1; clkh<=clk1hz; clkm<=clk1hz; clks<=clk1hz;enh<='0'; enm<='0'; enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="000";WHEN s1=> next_state <= s2; clkh<=adjust; clkm<= '0'; clks<='0';enh<='1'; enm<='0';enha<='0'; clkh_a<= '0';clkm_a<= '0'; mode_ss <="001";WHEN s2=> next_state <= s3; clkh<= '0'; clkm<=adjust; clks <= '0';enh<='0';enm<='1';enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="010";WHEN s3=> next_state <= s4; clkh<= '0'; clkm<= '0'; clks<=adjust;enh<='0'; enm<='0';enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="011";WHEN s4=> next_state <= s5; clkh<= clk1hz; clkm<= clk1hz; clks<=clk1hz;enh<='0';enm<='0';enha<='1'; clkh_a<=adjust; clkm_a<= '0'; mode_ss <="100";WHEN s5=> next_state <= s0; clkh<= clk1hz; clkm<= clk1hz; clks<=clk1hz;enh<='0'; enm<='0'; enha<='0'; clkh_a<= '0'; clkm_a<=adjust; mode_ss <="101";END CASE;END PROCESS;PROCESS (mode)BEGINIF (mode'EVENT AND mode='1') THENc_state<=next_state ;END IF;END PROCESS;END arc;扫描模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY scan ISPORT(clk256hz:IN STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END scan;ARCHITECTURE arc OF scan ISTYPE mystate IS (s0, s1,s2,s3,s4,s5);SIGNAL c_state,next_state: mystate;BEGINPROCESS ( c_state )BEGINCASE c_state ISWHEN s0=> next_state <=s1; ss<="010";WHEN s1=> next_state <=s2; ss<="011";WHEN s2=> next_state <=s3; ss<="100";WHEN s3=> next_state <=s4; ss<="101";WHEN s4=> next_state <=s5; ss<="110";WHEN s5=> next_state <=s0; ss<="111";END CASE;END PROCESS;PROCESS (clk256hz)BEGINIF (clk256hz'EVENT AND clk256hz='1') THENc_state<=next_state ;END IF;END PROCESS;END arc;复用模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux ISPORT(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);alarm:OUT STD_LOGIC);END mux;ARCHITECTURE arc OF mux ISSIGNAL a,hhtmp,hltmp,mhtmp,mltmp,shtmp,sltmp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(mode_ss)BEGINCASE mode_ss ISWHEN "000"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "001"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "010"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "011"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "100"=> hhtmp<=hha; hltmp<=hla; mhtmp<=mha; mltmp<=mla; shtmp<=sh; sltmp<=sl;WHEN "101"=> hhtmp<=hha; hltmp<=hla; mhtmp<=mha; mltmp<=mla; shtmp<=sh; sltmp<=sl;WHEN OTHERS=>hhtmp<="0000";hltmp<="0000";mhtmp<="0000";mltmp<="0000";shtmp<="0000";sltmp<="0000"; END CASE;END PROCESS;PROCESS(ss)BEGINCASE ss ISWHEN "010"=> a <=hhtmp;WHEN "011"=> a <=hltmp;WHEN "100"=> a <=mhtmp;WHEN "101"=> a <=mltmp;WHEN "110"=> a <=shtmp;WHEN "111"=> a <=sltmp;WHEN OTHERS => a <="0000";END CASE;y<=a;END PROCESS;alarm<='1' WHEN ((hh=hha)AND(hl=hla)AND(mh=mha)AND(ml=mla)) ELSE '0';END arc;闪烁模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY blink_control ISPORT(ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);blink_en:OUT STD_LOGIC);END blink_control;ARCHITECTURE arc OF blink_control ISBEGINPROCESS (ss,mode_ss)BEGINIF(ss="010" AND mode_ss="001") THEN blink_en<='1';ELSIF(ss="011" AND mode_ss="001") THEN blink_en<='1';ELSIF(ss="100" AND mode_ss="010") THEN blink_en<='1';ELSIF(ss="101" AND mode_ss="010") THEN blink_en<='1';ELSIF(ss="110" AND mode_ss="011") THEN blink_en<='1';ELSIF(ss="111" AND mode_ss="011") THEN blink_en<='1';ELSIF(ss="010" AND mode_ss="100") THEN blink_en<='1';ELSIF(ss="011" AND mode_ss="100") THEN blink_en<='1';ELSIF(ss="100" AND mode_ss="101") THEN blink_en<='1';ELSIF(ss="101" AND mode_ss="101") THEN blink_en<='1';ELSE blink_en<='0';END IF;END PROCESS;END arc;Top文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY design3 ISPORT (mode,adjust,clk1hz,clk2hz,clk256hz,clk1khz:IN STD_LOGIC;alarm,a,b,c,d,e,f,g:OUT STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END design3;ARCHITECTURE arc OF design3 ISCOMPONENT mode_adjust_with_alarm PORT (adjust,mode,clk1hz: IN STD_LOGIC;clkh,enh,clkm,enm,clks,enha: OUT STD_LOGIC;clkh_a,clkm_a:OUT STD_LOGIC;mode_ss: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;COMPONENT scan PORT (clk256hz:IN STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;COMPONENT segment4to7 PORT (s: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b,c,d,e,f,g: OUT STD_LOGIC);END COMPONENT;COMPONENT mux PORT(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);alarm:OUT STD_LOGIC);END COMPONENT;COMPONENT blink_control PORT(ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);blink_en:OUT STD_LOGIC);END COMPONENT;COMPONENT count24 PORT (clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;COMPONENT count60 PORT (clk ,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;SIGNALclkh,enh,clkm,enm,clks,clkh_a,clkm_a,coutm,couts,coutm_en,couts_en,cout,vcc,coutma_en,coutma,alarm1,bli nk_en,blink_tmp,enha: STD_LOGIC;SIGNAL mode_ss,ss1:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL hh,hl,mh,ml,sh,sl,hha,hla,mha,mla,y,i:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINvcc<='1';coutm_en <= enh OR coutm;couts_en <= enm OR couts;coutma_en<= enha OR coutma;blink_tmp<=blink_en and clk2hz;i(3)<=y(3) OR blink_tmp;i(2)<=y(2) OR blink_tmp;i(1)<=y(1) OR blink_tmp;i(0)<=y(0) OR blink_tmp;ss<=ss1;alarm<=alarm1 AND clk1khz;u1:mode_adjust_with_alarmPORT MAP( adjust,mode,clk1hz,clkh,enh,clkm,enm,clks,enha,clkh_a,clkm_a,mode_ss);u2:count24 PORT MAP(clkh,coutm_en,cout,hh,hl);u3:count60 PORT MAP(clkm,couts_en,coutm,mh,ml);u4:count60 PORT MAP(clks,vcc,couts,sh,sl);u5:count24 PORT MAP(clkh_a,coutma_en,cout,hha,hla);u6:count60 PORT MAP(clkm_a,vcc,coutma,mha,mla);u7:mux PORT MAP(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla,ss1,mode_ss,y,alarm1);u8:scan PORT MAP(clk256hz,ss1);u9:blink_control PORT MAP(ss1,mode_ss,blink_en);u10:segment4to7 PORT MAP(i,a,b,c,d,e,f,g);END arc;实验结果:数字钟包括正常的时分秒计时, 实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒。
EDA课程设计_数字时钟(闹钟)
课程设计说明书题目：闹钟学院（系）：年级专业：学号：学生姓名：指导教师：教师职称：目录第1章摘要 (1)第2章设计方案……………………………………………………………………………2.1 VHDL简介……………………………………………………………………………2.2 设计思路……………………………………………………………………………第3章模块介绍……………………………………………………………………………第4章 Verilog HDL设计源程序…………………………………………………………第5章波形仿真图…………………………………………………………………………第6章管脚锁定及硬件连线………………………………………………………………心得体会 (17)参考文献 (18)第一章摘要在当今社会，数字电路产品的应用在我们的实际生活中显得越来越重要，与我们的生活联系愈加紧密，例如计算机、仪表、电子钟等等，使我们的生活工作较以前的方式更加方便、完善，带来了很多的益处。
在此次EDA课程，我的设计课题是闹钟，使用VHDL语言进行编程完成。
报告书主要由设计方案、模块介绍、设计源程序、仿真波形图和管脚锁定及硬件连线四部分组成。
设计方案主要介绍了我对于设计课题的大致设计思路，之后各个部分将会详细介绍设计组成及程序。
第二章设计方案§2.1 VHDL简介数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。
EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
eda数字钟程序及波形仿真图
部件一：60进制程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLOCK60 ISPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END CLOCK60;ARCHITECTURE ARTCLOCK60 OF CLOCK60 ISBEGINCO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0';----进位输出PROCESS(CLK,NRESET)BEGINIF(NRESET='0')THEN -----异步复位QH<="0000";QL<="0000";ELSIF(CLK'EVENT AND CLK='1')THEN------同步置数IF(LOAD='1')THENQH<=D(7 DOWNTO 4);QL<=D(3 DOWNTO 0);ELSIF(CI='1')THENIF(QL=9)THENQL<="0000";IF(QH=5)THENQH<="0000";ELSEQH<=QH+1;END IF;ELSEQL<=QL+1;END IF;END IF;END IF;END PROCESS;END ARTCLOCK60;60进制波形图如下：部件二：24进制程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLOCK24 ISPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END CLOCK24;ARCHITECTURE ARTCLOCK24 OF CLOCK24 ISBEGINCO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0';----进位输出PROCESS(CLK,NRESET)BEGINIF(NRESET='0')THEN -----异步复位QH<="0000";QL<="0000";ELSIF(CLK'EVENT AND CLK='1')THEN------同步置数IF(LOAD='1')THENQH<=D(7 DOWNTO 4);QL<=D(3 DOWNTO 0);ELSIF(CI='1')THENIF(QL=9 or (QH=2 AND QL=3))THENQL<="0000";IF(QH=2)THENQH<="0000";ELSEQH<=QH+1;END IF;ELSEQL<=QL+1;END IF;END IF;END IF;END PROCESS;END ARTCLOCK24;24进制的波形图如下：数字钟的全部程序如下：LIBRARY IEEE; ---秒信号USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLOCK60s ISPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END CLOCK60s;ARCHITECTURE ARTCLOCK60s OF CLOCK60s ISBEGINCO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0'; --进位输出PROCESS(CLK,NRESET)BEGINIF(NRESET='0')THEN ---异步复位QH<="0000";QL<="0000";ELSIF(CLK'EVENT AND CLK='1')THEN --同步置数IF(LOAD='1')THENQH<=D(7 DOWNTO 4);QL<=D(3 DOWNTO 0);ELSIF(CI='1')THENIF(QL=9)THENQL<="0000";IF(QH=5)THENQH<="0000";ELSEQH<=QH+1;END IF;ELSEQL<=QL+1;END IF;END IF;END IF;END PROCESS;END ARTCLOCK60s;LIBRARY IEEE; ---分信号USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLOCK60m ISPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END CLOCK60m;ARCHITECTURE ARTCLOCK60m OF CLOCK60m ISBEGINCO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0'; --进位输出PROCESS(CLK,NRESET)BEGINIF(NRESET='0')THEN --异步复位QH<="0000";QL<="0000";ELSIF(CLK'EVENT AND CLK='1')THEN ---同步置数IF(LOAD='1')THENQH<=D(7 DOWNTO 4);QL<=D(3 DOWNTO 0);ELSIF(CI='1')THENIF(QL=9)THENQL<="0000";IF(QH=5)THENQH<="0000";ELSEEND IF;ELSEQL<=QL+1;END IF;END IF;END IF;END PROCESS;END ARTCLOCK60m;LIBRARY IEEE; ---时信号USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLOCK24 ISPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; --进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END CLOCK24;ARCHITECTURE ARTCLOCK24 OF CLOCK24 ISBEGINCO<='1'WHEN(QH="0101" AND QL="1001" AND CI='1')ELSE'0'; ---进位输出PROCESS(CLK,NRESET)BEGINIF(NRESET='0')THEN ---异步复位QH<="0000";QL<="0000";ELSIF(CLK'EVENT AND CLK='1')THEN ---同步置数IF(LOAD='1')THENQH<=D(7 DOWNTO 4);QL<=D(3 DOWNTO 0);ELSIF(CI='1')THENIF(QL=9 or (QH=2 AND QL=3))THENQL<="0000";IF(QH=2)THENQH<="0000";ELSEQH<=QH+1;END IF;ELSEEND IF;END IF;END IF;END PROCESS;END ARTCLOCK24;LIBRARY IEEE; ---时信号USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hour ISPORT( CLK: IN STD_LOGIC; ---时钟信号NRESETS: IN STD_LOGIC; ---复位端LOADS: IN STD_LOGIC; ---置数端NRESETM: IN STD_LOGIC; ---复位端LOADM: IN STD_LOGIC; ---置数端NRESETH: IN STD_LOGIC; ---复位端LOADH: IN STD_LOGIC; ---置数端DS: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端DM: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端DH: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QH2: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL2: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QH3: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL3: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END hour;ARCHITECTURE ART OF hour ISCOMPONENT CLOCK60SPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;COMPONENT CLOCK60MPORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; ---始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;COMPONENT CLOCK24PORT( CLK: IN STD_LOGIC; ---时钟信号NRESET: IN STD_LOGIC; ---复位端LOAD: IN STD_LOGIC; ---置数端D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---输入端CI:IN STD_LOGIC; --始能端CO: OUT STD_LOGIC; ---进位脉冲QH: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);QL: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;SIGNAL Z1,Z2:STD_LOGIC;BEGINU1: CLOCK60S PORT MAP(CLK,NRESETS,LOADS,DS,CI,Z1,QH1,QL1);U2: CLOCK60M PORT MAP(CLK,NRESETM,LOADM,DM,Z1,Z2,QH2,QL2);U3: CLOCK24 PORT MAP(CLK,NRESETH,LOADH,DH,Z2,CO,QH3,QL3);END ARCHITECTURE ART;电子钟全部引脚显示波形：00：00：59波形显示如下：00：59：59波形图如下，进位后为01：00：00 23:59:59波形图如下：调时间波形如下：用置位端进行调时，调到02：51：15波形如下：经验证，以上设计完全符合题目要求！。
eda数字钟实验报告
eda数字钟实验报告EDA数字钟实验报告本次实验旨在设计并实现一个EDA数字钟。
通过这个实验，我们将学习如何使用EDA工具来设计数字电路，并通过实际的电路实现来验证我们的设计。
1. 实验背景数字钟是我们日常生活中常见的设备之一。
它不仅可以显示时间，还具有闹钟等功能。
在这个实验中，我们将使用EDA工具来设计一个数字钟电路，并通过FPGA实现这个电路。
2. 实验目标本次实验的目标是设计一个能够显示小时、分钟和秒的数字钟电路。
我们将使用七段数码管来显示这些信息，并通过按键来设置时间和闹钟。
3. 设计思路我们的设计思路如下：3.1 时钟模块我们首先需要设计一个时钟模块，用来产生一个固定的时钟信号。
我们可以使用FPGA的时钟模块来实现这个功能，或者使用外部的晶振电路。
3.2 数码管驱动模块接下来，我们需要设计一个数码管驱动模块，用来将数字转换为七段数码管的显示信号。
我们可以使用查找表或者逻辑门电路来实现这个功能。
3.3 时间设置模块为了能够设置时间，我们需要设计一个时间设置模块。
这个模块可以通过按键来设置小时、分钟和秒。
3.4 闹钟设置模块类似于时间设置模块，我们还需要设计一个闹钟设置模块。
这个模块可以通过按键来设置闹钟的小时和分钟。
3.5 主控制模块最后，我们需要设计一个主控制模块，用来控制时钟、数码管驱动、时间设置和闹钟设置模块之间的交互。
这个模块可以根据设置的时间和闹钟来控制数码管的显示。
4. 电路实现根据我们的设计思路，我们使用EDA工具来实现我们的数字钟电路。
我们使用VHDL语言来描述电路，并使用模块化的方式来组织我们的代码。
5. 实验结果经过实际的电路实现和测试，我们成功地实现了数字钟电路。
我们可以通过按键来设置时间和闹钟，并通过七段数码管来显示时间和闹钟。
6. 实验总结通过这个实验，我们学习了如何使用EDA工具来设计数字电路，并通过实际的电路实现来验证我们的设计。
我们深入了解了数字钟的工作原理，并学会了如何使用VHDL语言来描述电路。
EDA电子钟多功能数字时钟课程设计(含代码)[优秀]
![EDA电子钟多功能数字时钟课程设计(含代码)[优秀]](https://img.taocdn.com/s3/m/c660f9216bec0975f465e2d2.png)
多功能数字时钟设计说明:1．系统顶层框图:各模块电路功能如下:1.秒计数器、分计数器、时计数器组成最基本的数字钟,其计数输出送7段译码电路由数码管显示.2.基准频率分频器可分频出标准的1HZ频率信号,用于秒计数的时钟信号;分频出4HZ频率信号,用于校时、校分的快速递增信号;分频出64HZ频率信号,用于对按动“校时”,“校分”按键的消除抖动.2.多功能数字钟结构框图:一、系统功能概述已完成功能1.完成时／分／秒的依次显示并正确计数,利用六位数码管显示;2.时／分／秒各段个位满10正确进位,秒／分能做到满60向前进位,有系统时间清零功能;3.定时器:实现整点报时,通过扬声器发出高低报时声音;4.时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分／时钟进行调整;5.闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃.有静音模式.待改进功能:1. 系统没有万年历功能,正在思考设计方法.2. 应添加秒表功能.二、系统组成以及系统各部分的设计1.时计数模块时计数模块就是一个2位10进制计数器,记数到23清零.VHDL的RTL描述如下:----cnt_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_h isport(en,clk,clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);end cnt_h;architecture rtl of cnt_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en='1' then --异步使能if clk 'event and clk='1' thent:=t+1;if t(3 downto 0)=X"A" then --个位等于10则十位加1t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=X"0"; --个位清零end if;if t>X"23" then --大于23清零t:=X"00";end if;end if;if clr='1' then --异步清零t:=X"00";end if;end if;dout<=t;end process;end rtl;时计数器模块仿真波形如下从仿真波形可知,当计数到23时,下一个时钟上升沿到来时就清零了,符合设计要求.时计数模块框图如下2.分及秒计数模块分及秒计数模块也是一个2位10进制计数器,记数到59清零.VHDL的RTL描述如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_s isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);end cnt_s;architecture rtl of cnt_s isbeginprocess(en,clk,clr)beginif en='1' thenif clr='1' then --异步清零dout<=X"00";elsif clk 'event and clk='1' thenif dout(3 downto 0)<9 thendout(3 downto 0)<=dout(3 downto 0)+1;c<='0';elsif dout(7 downto 4)<5 thendout(3 downto 0)<=X"0";dout(7 downto 4)<=dout(7 downto 4)+1;elsedout<=X"00";c<='1';end if;end if;else dout<="ZZZZZZZZ";end if;end process;end rtl;分和秒计数器模块仿真波形如下从仿真波形可知,当计数到59时,下一个时钟上升沿到来时就清零了,并且产生进位信号,符合设计要求.分和秒计数模块框图如下3.按键消抖动模块按键消抖动有很多方案,这里选择的是计数消抖,即只当有效电平到来后开始计数,当计数值大于一定值后再输出该有效电平,否则不输出,从而达到消抖目的. VHDL的RTL描述如下:library ieee;use ieee.std_logic_1164.all;entity haoin isport(din,clk:in std_logic;dout:out std_logic); end haoin;architecture rtl of haoin isbeginprocess(din)variable t: integer range 0 to 63:=0;beginif din='1' thenif clk 'event and clk='1'thent:=t+1;if t>10 thendout<='1';t:=t-1;else dout<='0';end if;end if;else dout<='0';t:=0;end if;end process;end rtl;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ring isport(clk: in std_logic;clk500: in std_logic;clk1k:in std_logic;beep:out std_logic);end ring;architecture rtl of ring isbeginprocess(clk)variable t: std_logic;variable n: integer range 0 to 15:=0;beginif clk 'event and clk='1' thent:=not t;n:=n+1;end if;if t='1' and n<11 thenbeep<=clk500;elsif n=11 thenbeep<=clk1k;else beep<='Z';end if;end process;end rtl;library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity clock isport(SA: in std_logic;SB: in std_logic;SC: in std_logic;SD: in std_logic;clk1: in std_logic;dout: buffer std_logic_vector(23 downto 0);--seg_data:out std_logic_vector(7 downto 0);--seg_co米:out std_logic_vector(3 downto 0);beep: out std_logic--led:out std_logic_vector(3 downto 0));end entity clock;architecture rtl of clock isco米ponent cnt_s isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);end co米ponent;co米ponent cnt_h isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0));end co米ponent;--co米ponent seg米ain is--port(clk,reset_n:in std_logic;--datain:in std_logic_vector(15 downto 0);--seg_data:out std_logic_vector(7 downto 0);--seg_co米:out std_logic_vector(3 downto 0));--end co米ponent;--co米ponent ring is--port( en: in std_logic;-- clk: in std_logic;--clk500: in std_logic;--clk1k:in std_logic;--beep:out std_logic);--end co米ponent;co米ponent haoin isport(din,clk:in std_logic;dout:out std_logic);end co米ponent;co米ponent naoling isport (h,米:in std_logic_vector(7 downto 0);clk4hzh,clk4hz米:in std_logic;sys_en,sys_rst:in std_logic;h_o,米_o: out std_logic_vector(7 downto 0);beep:out std_logic);end co米ponent;signal reg_h:std_logic_vector(7 downto 0);signal reg_米:std_logic_vector(7 downto 0);signal reg_s:std_logic_vector(7 downto 0);signal reg_米_s:std_logic_vector(7 downto 0):=X"59"; signal reg_米_米:std_logic_vector(7 downto 0):=X"59";signal reg_米_h:std_logic_vector(7 downto 0):=X"59";signal clk_h:std_logic;signal clk_米:std_logic;signal clk_s:std_logic;signal c_s :std_logic;signal c_米:std_logic;signal c_h :std_logic;signal sys_clk1:std_logic;signal sys_clk4:std_logic;signal sys_clk64:std_logic;signal sys_clk500:std_logic;signal sys_clk1k:std_logic;signal clki:integer:=750000;signal sys_rst:std_logic:='0';signal sys_en:std_logic:='1';signal clk_ring,米h:std_logic;signal SAc,SBc,SCc,SDc:std_logic;signal en_r:std_logic;signal NL_reg_h,NL_reg_米:std_logic_vector(7 downto 0);signal NL_ring:std_logic;signal sys_clk4_NL_h,sys_clk4_NL_米:std_logic;beginh:cnt_h port 米ap(en=>sys_en,clk=>clk_h,clr=>sys_rst,dout=>reg_h);米:cnt_s port 米ap(en=>sys_en,clk=>clk_米,clr=>sys_rst,dout=>reg_米,c=>c_米);s:cnt_s port 米ap(en=>sys_en,clk=>sys_clk1,clr=>SCc,dout=>reg_s,c=>c_s);--sled:seg米ain port 米ap(clk=>clk1,reset_n=>SCc,seg_data=>seg_data,seg_co 米=>seg_co米,datain=>dout(15 downto 0));--ring0:ring port 米ap(en=>en_r,clk=>clk_ring,clk500=>sys_clk500,clk1k=>sys_clk1k,beep=>beep); haoin1:haoin port 米ap( SA,sys_clk64,SAc);haoin2:haoin port 米ap( SB,sys_clk64,SBc);haoin3:haoin port 米ap( SC,sys_clk64,SCc);haoin4:haoin port 米ap( SD,sys_clk64,SDc);NL:naoling port 米ap(beep=>NL_ring,h=>reg_h,米=>reg_米,clk4hzh=>sys_clk4_NL_h,clk4hz米=>sys_clk4_NL_米,sys_en=>sys_en,sys_rst=>sys_rst,h_o=>NL_reg_h,米_o=>NL_reg_米);beep<=clk_ring and 米h;--led<=reg_s(3 downto 0);p_sys_clk:process(clk1)variable t1,t4,t64,t500,t1k:integer range 0 to 50000000;beginif clk1 'event and clk1='1' thent1:=t1+1;t4:=t4+1;t64:=t64+1;t500:=t500+1;t1k:=t1k+1;if t1=clki/2 thent1:=0;sys_clk1<=not sys_clk1;end if;if t4=clki/8 thent4:=0;sys_clk4<=not sys_clk4;end if;if t64=clki/128 thent64:=0;sys_clk64<=not sys_clk64;end if;if t500=clki/1000 thent500:=0;sys_clk500<=not sys_clk500;end if;if t1k=clki/2000 thent1k:=0;sys_clk1k<=not sys_clk1k;end if;end if;end process p_sys_clk;p_c:process(SAc,SBc,SCc,SDc)beginif SAc='1' and SDc='0' thenclk_h<=sys_clk4;elseclk_h<=c_米;end if;if SAc='1' and SDc='1' thensys_clk4_NL_h<=sys_clk4;elsesys_clk4_NL_h<='0';end if;if SBc='1' and SDc='0'thenclk_米<=sys_clk4;elseclk_米<=c_s;end if;if SBc='1' and SDc='1'thensys_clk4_NL_米<=sys_clk4;elsesys_clk4_NL_米<='0';end if;if SDc='0' thendout(7 downto 0)<=reg_s;dout(15 downto 8)<=reg_米;dout(23 downto 16)<=reg_h;elsedout(7 downto 0)<="ZZZZZZZZ";dout(15 downto 8)<=NL_reg_米;dout(23 downto 16)<=NL_reg_h;end if;end process p_c;P_ring:process(reg_米,reg_s,sys_clk1k)variable clk_ring_t:std_logic;variable t:std_logic_vector(3 downto 0);beginif reg_米=X"59" and (reg_s=X"50" or reg_s=X"52" or reg_s=X"54" or reg_s=X"56" or reg_s=X"58") thenclk_ring_t:=sys_clk500;elsif reg_米=X"00" and reg_s=X"00" thenclk_ring_t:=sys_clk1k;else clk_ring_t:='Z';end if;if NL_ring='1' thenclk_ring_t:=sys_clk1k;end if;if sys_clk1k 'event and sys_clk1k='1' thent:=t+1;end if;if t>1 then 米h<='1';end if;clk_ring<=clk_ring_t;end process p_ring;end rtl;。
eda多功能数字时钟课程设计
eda多功能数字时钟课程设计一、课程目标知识目标：1. 学生能理解数字时钟的基本原理，掌握EDA工具的使用方法，并运用相关电路知识设计多功能数字时钟。
2. 学生能够运用所学知识，分析并解释数字时钟电路中各个部分的功能及其相互关系。
3. 学生了解数字时钟在实际生活中的应用，理解其重要性。
技能目标：1. 学生能够运用EDA工具进行电路设计，具备实际操作能力。
2. 学生通过动手实践，培养解决实际问题的能力，提高创新意识和团队协作能力。
3. 学生能够运用所学知识，对数字时钟电路进行调试和优化。
情感态度价值观目标：1. 学生在学习过程中，培养对电子技术的兴趣，激发创新精神。
2. 学生通过团队合作，学会尊重他人，培养良好的沟通能力和团队精神。
3. 学生认识到科技发展对社会进步的重要性，树立正确的价值观。
课程性质：本课程为实践性较强的课程，结合理论教学，注重培养学生的动手能力和实际操作技能。
学生特点：学生具备一定的电子技术基础知识，对实践操作有较高的兴趣。
教学要求：教师需结合理论教学，指导学生进行实践操作，注重启发式教学，引导学生主动探究，提高学生的综合能力。
在教学过程中，关注学生的学习进度，及时调整教学策略，确保课程目标的实现。
通过课程学习，使学生能够将所学知识应用于实际生活中，提高学生的创新意识和实践能力。
二、教学内容本课程教学内容主要包括以下几部分：1. 数字时钟原理：讲解数字时钟的基本工作原理，包括时钟信号、计数器、显示驱动等组成部分。
2. EDA工具使用：介绍EDA工具的基本操作，如原理图绘制、电路仿真、PCB设计等。
3. 电路设计与实现：指导学生运用EDA工具设计多功能数字时钟电路，包括时钟信号电路、分频器、计数器、显示驱动和按键控制等模块。
4. 电路调试与优化：教授学生如何对设计的数字时钟电路进行调试，找出问题并进行优化。
教学内容与教材关联性如下：1. 《电子技术基础》中关于数字电路的基础知识，为理解数字时钟原理提供理论支持。
eda课程设计数字时钟
eda课程设计 数字时钟一、课程目标知识目标：1. 学生能理解数字时钟的基本概念和原理，掌握数字时钟的组成、功能及使用方法。
2. 学生能够运用所学知识，分析并设计简单的数字时钟电路。
3. 学生了解EDA（电子设计自动化）软件在数字时钟设计中的应用。
技能目标：1. 学生能够运用EDA软件完成数字时钟电路的绘制、仿真和调试。
2. 学生能够运用逻辑电路知识，设计并实现数字时钟的基本功能，如时、分、秒显示。
3. 学生能够通过团队合作，解决数字时钟设计过程中遇到的问题。
情感态度价值观目标：1. 学生培养对电子设计技术的兴趣，提高创新意识和动手能力。
2. 学生在学习过程中，养成积极思考、主动探究的良好习惯。
3. 学生通过团队合作，培养沟通协作能力和集体荣誉感。
课程性质：本课程为实践性课程，以学生动手实践为主，注重培养学生的实际操作能力和创新能力。
学生特点：本课程面向初中生，学生对电子技术有一定了解，具备基本的逻辑思维能力，但实际操作能力有待提高。
教学要求：教师应结合学生特点，采用任务驱动法、分组合作法等教学方法，引导学生主动参与，确保课程目标的实现。
同时，注重过程评价和成果评价，全面评估学生的学习成果。
二、教学内容本章节教学内容依据课程目标，紧密结合教材，确保科学性和系统性。
具体内容包括：1. 数字时钟基础知识：介绍数字时钟的原理、组成及功能，对应教材第3章“数字电路基础”。
- 时钟信号产生- 计数器原理- 显示技术2. EDA软件应用：学习EDA软件的使用方法，绘制数字时钟电路图，对应教材第5章“EDA技术及其应用”。
- EDA软件操作- 电路图绘制- 电路仿真与调试3. 数字时钟电路设计：运用逻辑电路知识，设计数字时钟电路，对应教材第4章“组合逻辑电路”。
- 逻辑门电路- 时钟分频器设计- 计数器设计- 显示控制电路4. 数字时钟制作与调试：分组合作，动手实践，完成数字时钟的制作与调试，对应教材第6章“数字电路实践”。
eda课程设计数字时钟设计
eda课程设计数字时钟设计一、教学目标本课程旨在通过数字时钟设计项目，让学生掌握EDA（电子设计自动化）工具的基本使用，理解数字电路的设计原理，培养学生的动手实践能力和创新能力。
具体目标如下：1.知识目标：•掌握数字电路的基本概念和设计方法。
•学习常用的EDA工具，如Multisim、Proteus等，并能够运用它们进行数字电路的设计和仿真。
•了解时钟信号的产生和应用，理解RTC（实时时钟）的工作原理。
2.技能目标：•能够运用EDA工具设计简单的数字时钟电路。
•能够进行电路仿真，调试并优化设计。
•学会阅读和理解电子电路图，培养良好的电子工程实践能力。
3.情感态度价值观目标：•培养学生对电子科技的兴趣，增强其科技意识。
•培养学生团队协作精神和自主学习能力。
•培养学生解决问题的能力，增强其面对挑战的信心。
二、教学内容本课程的教学内容主要包括数字电路基础、EDA工具的使用、数字时钟设计原理和RTC的应用。
具体安排如下：1.数字电路基础：•数字逻辑门电路•组合逻辑电路•时序逻辑电路2.EDA工具的使用：•Multisim和Proteus的基本操作•数字电路图的绘制和仿真3.数字时钟设计原理：•常见的时钟信号生成电路•数字时钟电路的设计方法4.RTC的应用：•RTC的工作原理•RTC在数字时钟中的应用三、教学方法为了提高教学效果，本课程将采用多种教学方法相结合的方式，包括：1.讲授法：用于讲解数字电路基础和EDA工具的使用方法。
2.案例分析法：通过分析具体的数字时钟设计案例，让学生理解数字时钟的设计过程。
3.实验法：让学生动手实践，使用EDA工具进行数字时钟的设计和仿真。
四、教学资源为了支持教学，我们将准备以下教学资源：1.教材：选用《数字电路与EDA技术》作为主要教材。
2.参考书：提供《EDA技术教程》等参考书籍，供学生课后自主学习。
3.多媒体资料：制作课件和教学视频，用于课堂讲解和课后复习。
4.实验设备：提供计算机、EDA工具软件、电路仿真实验板等，供学生进行实验和实践。
eda课程设计数字时钟调试
eda课程设计数字时钟调试一、课程目标知识目标：1. 学生能够理解数字时钟的基本原理，掌握EDA工具进行数字电路设计的基本流程。
2. 学生能够运用数字逻辑设计原理，完成对数字时钟的调试和优化。
3. 学生能够描述数字时钟各个模块的功能和相互关系，如秒脉冲发生器、计数器、译码器等。
技能目标：1. 学生能够运用所学知识，独立完成数字时钟的设计和调试。
2. 学生能够通过EDA工具进行电路仿真，验证设计的正确性和可行性。
3. 学生能够解决在数字时钟调试过程中遇到的问题，提高实际操作能力和问题解决能力。
情感态度价值观目标：1. 培养学生勇于探索、善于合作的精神，增强对电子设计的兴趣和热情。
2. 培养学生严谨的科学态度，注重细节，提高审美观念和产品质量意识。
3. 引导学生关注数字时钟在实际生活中的应用，认识到科技对生活的影响，培养社会责任感和创新意识。
课程性质：本课程为实践性较强的课程，结合理论知识和实际操作，培养学生的动手能力和创新能力。
学生特点：本课程面向高年级学生，学生已具备一定的数字电路基础知识，具有较强的学习能力和独立思考能力。
教学要求：教师需引导学生运用所学知识解决实际问题，注重培养学生的实际操作能力和团队协作能力。
在教学过程中，关注学生的个体差异，提供有针对性的指导，确保课程目标的实现。
通过课程学习，使学生能够将理论知识与实际应用相结合，为未来的电子设计打下坚实基础。
二、教学内容本课程教学内容以数字时钟的设计与调试为核心，结合以下章节内容进行：1. 数字时钟原理及设计流程：讲解数字时钟的基本原理，包括秒脉冲发生器、计数器、译码器等模块的工作原理及相互关系。
分析EDA工具在数字电路设计中的应用，明确设计流程。
2. 数字时钟电路设计：引导学生运用所学知识，使用EDA工具进行数字时钟电路设计，包括各个模块的搭建、连接及参数设置。
3. 数字时钟电路仿真与调试：介绍电路仿真方法，指导学生进行数字时钟电路的仿真验证，找出并解决设计中存在的问题。
eda数字钟实验报告
eda数字钟实验报告一、实验目的与背景数字钟是一种在现代社会中广泛应用的时间显示器，其具有精度高、易于观察、维修方便等特点。
本次实验旨在通过使用EDA 软件，实现数字钟的制作，以便更好地了解数字时钟的原理及其设计过程。
二、实验器材与软件器材：电脑、EDA软件、闹钟模块、LCD液晶显示器、电源线、按键开关、电阻等。
软件：Protues、Keil、Proteus VSM等。
三、设计过程1. 硬件设计（1）指示器：使用了LCD液晶显示屏来显示时间。
其可显示当前的小时、分钟、秒等信息。
（2）核心控制器：使用了AT89S52单片机作为核心，用来控制整个数字时钟的运行。
（3）时钟电路：使用DS1302时钟芯片来实现时钟计时功能。
该芯片具有高精准度、低功耗等特点，能够提供准确的时间信号。
（4）外设控制：使用了按键开关、蜂鸣器等外设来实现数字时钟的启停、闹钟设置等功能。
2. 软件设计（1）包含了时间可视化方案的设计。
（2）编写了大量的实时驱动程序，使计时、位置更新、操作循环等功能得到实现。
（3）事件触发机制设计，使得按键响应、报时提示等功能得到实现。
（4）根据时钟电路信号进行时钟校准等相关处理。
四、实验结果通过实验，我们成功地制作出了一个高精度、功能齐全、操作简便的数字时钟。
该时钟可以准确地显示当前时间，同时根据设置还可以产生报时提示，启动或关闭闹钟等功能。
五、实验总结通过本次实验，我们对数字时钟的原理和设计过程有了更加深入的理解，增加了对数字电路的整体认识。
同时，我们还掌握了EDA软件的使用方法和调试技术。
希望今后能够在数字电路设计和嵌入式系统开发中能够有更好的发挥。
eda数字闹钟课程设计
eda数字闹钟课程设计一、课程目标知识目标：1. 学生能够理解数字闹钟的基本原理，掌握EDA（电子设计自动化）软件的使用方法；2. 学生能够运用所学的数字电路知识，设计并实现一个具有基本功能的数字闹钟；3. 学生了解数字闹钟中各个模块的功能和相互关系，如时钟模块、闹钟设置模块、显示模块等。
技能目标：1. 学生能够运用EDA软件进行电路设计，提高动手实践能力；2. 学生能够通过小组合作，培养团队协作能力和沟通能力；3. 学生掌握基本的调试方法，能够分析和解决数字闹钟设计过程中出现的问题。
情感态度价值观目标：1. 学生培养对电子设计制作的兴趣，激发创新精神和实践欲望；2. 学生认识到电子技术在日常生活中的重要作用，增强学以致用的意识；3. 学生通过课程学习，培养严谨、细致的学习态度，提高克服困难的勇气和自信心。
分析课程性质、学生特点和教学要求，本课程以实践操作为主，注重培养学生的动手能力和实际应用能力。
针对初中年级学生的认知水平，课程内容以基本原理和实际操作相结合的方式进行，使学生在学习过程中能够将理论知识与实际应用紧密结合，提高学生的学习兴趣和积极性。
通过本课程的学习，学生能够将所学知识运用到实际项目中，实现学以致用，提升自身的综合素质。
二、教学内容本课程教学内容主要包括以下三个方面：1. 数字闹钟原理学习：- 时钟基础知识：时钟信号、晶振、分频器等；- 数字电路基础：逻辑门、触发器、计数器等；- 闹钟功能模块：时钟模块、闹钟设置模块、显示模块等。
2. EDA软件操作与应用：- EDA软件安装与界面认识；- 原理图绘制：学习如何使用软件绘制数字电路原理图；- PCB布线：学习如何将原理图转化为PCB布线图。
3. 数字闹钟设计与制作：- 教学大纲制定：明确教学内容、进度安排和教学目标；- 实践操作：学生分组进行数字闹钟设计、制作和调试；- 评价与反馈：对学生的设计作品进行评价，及时给予反馈。
教学内容与教材关联性：本课程教学内容紧密结合教材中关于数字电路和EDA软件的相关章节，确保学生能够将所学理论知识应用于实际项目中。
数字钟程序_EDA
--------------------------------------- Title:多功能数字钟---- Author:Pan hongtao ---- Data: 2006-10-1 ---------------------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity digital isport( Clk : in std_logic; --时钟输入Rst : in std_logic; --复位输入S1,S2 : in std_logic; --时间调节输入led : out std_logic_vector(3 downto 0); --整点输报时输出spk : out std_logic;Display : out std_logic_vector(7 downto 0); --八段码管显示输出SEG_SEL : buffer std_logic_vector(2 downto 0) –八段码管扫描驱动);end digital;--------------------------------------------------------------------architecture behave of digital issignal Disp_Temp : integer range 0 to 15; -- 定义整数signal Disp_Decode : std_logic_vector( 7 downto 0);signal SEC1,SEC10 : integer range 0 to 9;signal MIN1,MIN10 : integer range 0 to 9;signal HOUR1,HOUR10 : integer range 0 to 9;signal clk1khz : std_logic;--数码管扫描时钟signal clk1hz : std_logic;--时钟计时时钟signal led_count : std_logic_vector(2 downto 0);signal led_display : std_logic_vector(3 downto 0);signal spkcout : std_logic;beginPROCESS(clk) --产生1hz信号variable cnt : INTEGER RANGE 0 TO 19999999; --产生1Hz时钟的分频计数器BEGINIF clk='1' AND clk'event THENIF cnt=19999999 THEN cnt:=0;ELSEIF cnt<10000000 THEN clk1hz<='1';ELSE clk1hz<='0';END IF;cnt:=cnt+1;END IF;END IF;end process;PROCESS(clk) --产生1khz信号variable cnt1 : INTEGER RANGE 0 TO 19999; --产生1KHz时钟的分频计数器BEGINIF clk='1' AND clk'event THENIF cnt1=19999 THEN cnt1:=0;ELSEIF cnt1<10000 THEN clk1khz<='1';ELSE clk1khz<='0';END IF;cnt1:=cnt1+1;END IF;END IF;end process;process(Clk1Hz,Rst)beginif(Rst='0') then --系统复位SEC1<='0';SEC10<='0';MIN1<='0';MIN10<='0';HOUR1<='0';HOUR10<='0';elsif(Clk1Hz'event and Clk1Hz='1') then --正常运行if(S1='0') then --调节小时if(HOUR1='9') thenHOUR1<='0'; --个位HOUR10<=HOUR10+1; --十位elsif(HOUR10='2' and HOUR1='3') then –在23时HOUR1<='0';HOUR10<='0';elseHOUR1<=HOUR1+1;end if;elsif(S2='0') then --调节分钟if(MIN1='9') thenMIN1<='0';if(MIN10='5') thenMIN10<='0';elseMIN10<=MIN10+1;end if;elseMIN1<=MIN1+1;end if;elsif(SEC1='9') thenSEC1<='0';if(SEC10='5') thenSEC10<='0';if(MIN1='9') thenMIN1<='0';if(MIN10='5') thenMIN10<='0';if(HOUR1='9') thenHOUR1<='0';HOUR10<=HOUR10+1;elsif(HOUR10='2' and HOUR1='3') thenHOUR1<='0';HOUR10<='0';elseHOUR1<=HOUR1+1;end if;elseMIN10<=MIN10+1;end if;elseMIN1<=MIN1+1;end if;elseSEC10<=SEC10+1;end if;elseSEC1<=SEC1+1;end if;end if;end process;process(Clk)--整点报时beginif(Clk1hz'event and Clk1hz='1') thenif(MIN10='5' and MIN1='9' and SEC10='5' and SEC1='5') then --在59分55秒开始提示led_Count<=led_Count+1; spkcout<=not spkcout;elseled_count<="000";spkcout<='0';end if;spk<=spkcout;end if;end process;process(led_count)--整点报时LED灯的闪烁begincase (led_count) iswhen "000"=>led_display<="0000";when "001"=>led_display<="1111";when "010"=>led_display<="0111";when "011"=>led_display<="0011";when "100"=>led_display<="0001";when "101"=>led_display<="1111";when others=>led_display<="0000";end case;led<=led_display;end process;process(SEG_SEL)begincase (SEG_SEL+1) iswhen "111"=>Disp_Temp<=HOUR10;when "110"=>Disp_Temp<=HOUR1;when "101"=>Disp_Temp<=10;when "100"=>Disp_Temp<=MIN10;when "011"=>Disp_Temp<=MIN1;when "010"=>Disp_Temp<=10;when "001"=>Disp_Temp<=SEC10;when "000"=>Disp_Temp<=SEC1;end case;end process;process(Clk1khz)beginif(Clk1khz'event and Clk1khz='1') then --扫描累加SEG_SEL<=SEG_SEL+1;Display<=Disp_Decode;end if;end process;process(Disp_Temp) --显示转换begincase Disp_Temp iswhen '0'=>Disp_Decode<="00111111"; --0when '1'=>Disp_Decode<="00000110"; --1when '2'=>Disp_Decode<="01011011"; --2when '3'=>Disp_Decode<="01001111"; --3when '4'=>Disp_Decode<="01100110"; --4when '5'=>Disp_Decode<="01101101"; --5when '6'=>Disp_Decode<="01111101"; --6when '7'=>Disp_Decode<="00000111"; --7when '8'=>Disp_Decode<="01111111"; --8when '9'=>Disp_Decode<="01101111"; --9when others=>Disp_Decode<="00000000"; --全灭end case;end process;end behave;。
LED数码显示时钟(EDA程序设计)
LED 数码显示时钟一、实验目的 ：1、地运用数字系统的设计方法进行数字系统设计。
2、能进行较复杂的数字系统设计。
3、数字钟的工作原理, 数字钟的工作流程图与原理方框图, 自顶向下的数字系统设计方法。
二、实验原理：1、数字钟的基本工作原理：数字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千 家万户。
作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。
数字钟的基本原理方框图如下：（1）时基T 产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。
（2）控制逻辑电路：产生调时、调分信号及位选信号。
调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（ 60进制）计数到59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。
现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz 的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。
调节小时的时间也一样的实现。
（3）计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。
计数部分： 由两个 60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。
数据选择器：84输入14输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘—'）。
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--------------------------------------- Title:多功能数字钟---- Author:Pan hongtao ---- Data: 2006-10-1 ---------------------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity digital isport( Clk : in std_logic; --时钟输入Rst : in std_logic; --复位输入S1,S2 : in std_logic; --时间调节输入led : out std_logic_vector(3 downto 0); --整点输报时输出spk : out std_logic;Display : out std_logic_vector(6 downto 0); --七段码管显示输出SEG_SEL : buffer std_logic_vector(2 downto 0) --七段码管扫描驱动);end digital;--------------------------------------------------------------------architecture behave of digital issignal Disp_Temp : integer range 0 to 15;signal Disp_Decode : std_logic_vector(6 downto 0);signal SEC1,SEC10 : integer range 0 to 9;signal MIN1,MIN10 : integer range 0 to 9;signal HOUR1,HOUR10 : integer range 0 to 9;signal Clk1kHz : std_logic;--数码管扫描时钟signal Clk1Hz : std_logic;--时钟计时时钟signal led_count : std_logic_vector(2 downto 0);signal led_display : std_logic_vector(3 downto 0);signal spkcout : std_logic;beginPROCESS(clk) --产生1hz信号variable cnt : INTEGER RANGE 0 TO 49999999; --产生1Hz时钟的分频计数器BEGINIF clk='1' AND clk'event THENIF cnt=49999999 THEN cnt:=0;ELSEIF cnt<25000000 THEN clk1hz<='1';ELSE clk1hz<='0';END IF;cnt:=cnt+1;END IF;END IF;end process;PROCESS(clk) --产生1hz信号variable cnt1 : INTEGER RANGE 0 TO 49999; --产生1KHz时钟的分频计数器BEGINIF clk='1' AND clk'event THENIF cnt1=49999 THEN cnt1:=0;ELSEIF cnt1<25000 THEN clk1khz<='1';ELSE clk1khz<='0';END IF;cnt1:=cnt1+1;END IF;END IF;end process;process(Clk1Hz,Rst)beginif(Rst='0') then --系统复位SEC1<=0;SEC10<=0;MIN1<=0;MIN10<=0;HOUR1<=0;HOUR10<=0;elsif(Clk1Hz'event and Clk1Hz='1') then --正常运行if(S1='0') then --调节小时if(HOUR1=9) thenHOUR1<=0;HOUR10<=HOUR10+1;elsif(HOUR10=2 and HOUR1=3) thenHOUR1<=0;HOUR10<=0;elseHOUR1<=HOUR1+1;end if;elsif(S2='0') then --调节分钟if(MIN1=9) thenMIN1<=0;if(MIN10=5) thenMIN10<=0;elseMIN10<=MIN10+1;end if;elseMIN1<=MIN1+1;end if;elsif(SEC1=9) thenSEC1<=0;if(SEC10=5) thenSEC10<=0;if(MIN1=9) thenMIN1<=0;if(MIN10=5) thenMIN10<=0;if(HOUR1=9) thenHOUR1<=0;HOUR10<=HOUR10+1;elsif(HOUR10=2 and HOUR1=3) thenHOUR1<=0;HOUR10<=0;elseHOUR1<=HOUR1+1;end if;elseMIN10<=MIN10+1;end if;elseMIN1<=MIN1+1;end if;elseSEC10<=SEC10+1;end if;elseSEC1<=SEC1+1;end if;end if;end process;process(Clk)--整点报时beginif(Clk1hz'event and Clk1hz='1') thenif(MIN10=5 and MIN1=9 and SEC10=5 and sec1>3) then --在59分55秒开始提示led_Count<=led_Count+1; spkcout<=not spkcout;elseled_count<="000";spkcout<='0';end if;spk<=spkcout;end if;end process;process(led_count)--整点报时LED灯的闪烁begincase (led_count) iswhen "000"=>led_display<="0000";when "001"=>led_display<="1111";when "010"=>led_display<="0111";when "011"=>led_display<="0011";when "100"=>led_display<="0001";when "101"=>led_display<="1111";when others=>led_display<="0000";end case;led<=led_display;end process;process(SEG_SEL)begincase (SEG_SEL+1) iswhen "111"=>Disp_Temp<=HOUR10;when "110"=>Disp_Temp<=HOUR1;when "101"=>Disp_Temp<=10;when "100"=>Disp_Temp<=MIN10;when "011"=>Disp_Temp<=MIN1;when "010"=>Disp_Temp<=10;when "001"=>Disp_Temp<=SEC10;when "000"=>Disp_Temp<=SEC1;end case;end process;process(Clk1khz)beginif(Clk1khz'event and Clk1khz='1') then --扫描累加SEG_SEL<=SEG_SEL+1;Display<=Disp_Decode;end if;end process;process(Disp_Temp) --显示转换begincase Disp_Temp iswhen 0=>Disp_Decode<="0111111"; --0when 1=>Disp_Decode<="0000110"; --1when 2=>Disp_Decode<="1011011"; --2when 3=>Disp_Decode<="1001111"; --3when 4=>Disp_Decode<="1100110"; --4when 5=>Disp_Decode<="1101101"; --5when 6=>Disp_Decode<="1111101"; --6when 7=>Disp_Decode<="0000111"; --7when 8=>Disp_Decode<="1111111"; --8when 9=>Disp_Decode<="1101111"; --9when 10=>Disp_Decode<="1000000"; ---when others=>Disp_Decode<="0000000"; --全灭end case;end process;end behave;。