altera-fpga两种下载方式
AlteraFPGA开发软件安装指南
Altera FPGA开发软件安装指南安装顺序请参照下面软件的介绍顺序。
本文的顺序是参照Altera Complete Design Suite 中的软件的安装顺序介绍的。
一、MATLAB（要求R14或以后版本）1．注意：请将MA TLAB安装在英文路径下。
如安装路径，或项目路径包含中文，则运行DSP Builder时可能会出现错误。
解决方法是在项目中将路径改为英文的路径。
2．如果不使用DSP Builder，则MA TLAB不需要安装。
二、Quartus II 6. 0（6. 1）3．执行，在Quartus II Install CD页面（图1），执行第一项Install Quartus II and Related Software，安装Quartus II。
图1 Quartus II Install CD页面4．软件安装过程同其他软件没有区别，只是在第二步时有一个Choose the Software 窗口（图2），选择要安装的软件组件。
如果直接使用安装程序，将不会出现这个选择。
！特别注意：除了Quartus II 6.0以外，其余3个软件需要单独的安装程序，这里只是在前一个软件的安装完成后，自动启动下一个软件的安装程序。
与后面安装过程中选择安装组件有本质区别。
●Quartus II 6.0——安装Quartus II 6.0。
这项当然要打勾了。
●ModelSim-Altera——安装ModelSim的Altera专用版。
（详细版本说明参见本安装说明的ModelSim部分。
）●MegaCore IP Library——安装MegaCore IP库。
●Nios II Embedded Processor, Evaluation Edition——Nios II处理器开发工具评估版。
5．在拷贝文件时，如出现指定Disk2路径的提示，这时只需指定到路径：<安装目录>\disk2\quartus即可。
基于ALTERA的FPGA_CPLD下载电路设计
第21卷 第1期 吉 林 化 工 学 院 学 报Vol.21No.1 2004年3月JOURNAL OF J IL IN INSTITU TE OF CHEMICAL TECHNOLOGYMar. 2004收稿日期:2004-02-07作者简介:翟玉文(1965-),男,吉林市人,吉林化工学院教授,硕士,主要从事自动化仪表及计算机应用方面的研究. 文章编号:100722853(2004)0120082202基于AL TERA 的FP GA/CPLD 下载电路设计翟玉文1,董 萍2,杨 潇1,艾学忠1(1.吉林化工学院自动化系,吉林吉林132022;2.中国石油集团工程设计有限责任公司东北分公司,吉林吉林132002)摘要:介绍了AL TERA CPLD/FPG A 可编程逻辑器件在系统配置方法,给出了AL TERA MAX 和FL EX 系列器件的下载电路.关 键 词:复杂可编程逻辑器件;现场可编程门阵列;在系统配置;下载电路中图分类号:TN 47 文献标识码:A 可编程逻辑器件PLD 是允许用户编程(配置)实现所需逻辑功能的器件.目前大规模可编程逻辑器件已日趋广泛地应用于复杂数字系统的设计中,并以其具有在系统重构ISR 的特点,给设计的修改和系统升级带来极大方便.AL TERA 公司是世界最著名的可编程逻辑器件生产厂家之一,它的EDA 开发工具MAX +PL US II 及其MAX7000S 和FL EL10K 系列器件得到了广泛应用.本文介绍采用J TA G 接口标准模式的MAX 和FL EX 系列器件下载电路设计.1 MAX ,FL EX 系列器件下载电路(1)MAX 系列器件是AL TERA 公司的基于EEPROM 工艺的复杂可编程逻辑器件CPLD ,包括MAX9000、MAX7000A 、MAX7000B 、MAX7000S 、MAX7000、MAX5000、MAX3000A 和Classic 等系列.联合测试活动组织J TA G 开发了IEEE1149.1边界扫描测试BST 技术规范,用J TA G 接口作为下载接口,可以省去专用的编程接口,减少系统的引出线[1,2].图1以MAX7000S 为例给出了MAX 系列可编程逻辑器件的下载电路.J TA G 接口电路中使用了四根信号线:TDI ─—测试数据输入、TDO ─—测试数据输出、TMS ─—测试模式选择、TC K ─—测试时钟信号,对MAX 系列器件而言,TC K 、TMS 、TDI 是输入信号,TDO 是输出信号.利用MAX +PL US II 应用软件,在完成设计项目的编译后,生成的CPLD 下载文件以pof 为扩展名,经仿真正确后,就可通过下载电路对相应的器件进行ISP 在系统编程(下载).MAX 系列器件下载后具有非易失性.图1 MAX 系列器件下载电路(2)FL EX 系列器件是AL TERA 公司的基于SRAM 工艺的现场可编程门阵列FPG A (Field Pro 2grammable G ate Array )型可编程逻辑器件,包括FL EX10K 、FL EX10KE 、FL EX8000和FL EX6000等系列.图2以FL EX10K10为例给出了FL EX 系列可编程逻辑器件的下载电路.J TA G 接口电路中同样使用TC K 、TMS 、TDI 和TDO 四根信号线.基于SRAM 工艺的FP G A 器件由于配置数据存放于SRAM 中,系统掉电后将失去原有的逻辑功能,再次上电时需重新加载配置数据,所以这种下载电路的在系统配置方式适用于系统开发设计阶段.2 J TA G 下载接口与计算机并口的转换电路 J TA G 下载接口与计算机并口之间的转换连接如图3所示.电路采用J TA G 接口标准,通过并图2 FL EX 系列器件下载电路口下载电缆ByteBlaster (MV )采用J TA G 模式进行在系统编程(下载).25针D 型插座与计算机并口相连,10针插座(J TA G 接口)连接到用户下载板上,25针插座与10针插座之间是由74L S244组成的变换电路,用来提高信号驱动能力,将计算机并口送出的信息经缓冲后传送到下载板,同时将器件配置过程中送出的信息送给计算机,以使计算机与被配置的AL TERA 可编程器件之间进行信息交换.该转换电路可制作放置于25针D 型插座盒内.图3 J TA G 下载接口与计算机并口的转换连接3 FP GA 非易失在系统配置方法基于EEPROM 结构的CPLD 器件具有非易失性,配置后其内容长期驻留在芯片内,可直接应用于实际系统中.但由于CPLD 芯片的规模较小(可用门数小于2万门),在复杂的大型数字系统中,基于SRAM 工艺的FP G A 器件具有更广泛的应用前景.对于已经设计完的FP G A 应用系统,如果每次掉电都通过计算机下载配置将很不方便,系统上电后能自动加载配置对FP G A 的应用是必须的.实现自动配置主要有主动串行配置(AS )和被动配置(PS 、PPA 或PPS )方式.AL 2TERA 的串行ROM 型EPC 器件是AS 方式的专用配置器件,包括O TP (一次可编程,如EPC1)和多次可编程(如EPC2)两种.单片机可用于被动配置方式中对FP G A 进行配置.参考文献:[1] 赵曙光,郭万有,杨颂华.可编程逻辑器件原理、开发与应用[J ].西安:西安电子科技大学出版社,2000.[2] 潘松,黄继业.EDA 技术实用教程[J ].北京:科学出版社,2002.[3] 何伟,唐仁圣,张玲.FPG A/CPLD 可编程逻辑器件的在系统配置方法[J ].重庆大学学报,2003,(5):125-128.[4] 杨刚,杨霏.用单片机配置CPLD 器件[J ].电子设计应用,2002,(11):49-51Design of the dow nload circuit based on AL TERA FPGA/CPLDZHA I Yu 2wen 1,DON G Ping 2,YAN G Xiao 1,A I Xue 2zhong 1(1.Dept.of Automation ,Jilin Institute of Chemical Technology ,Jilin City 132022,China ;2.Northeast Branch Company of China Petroleum Engineering Design Co.L TD ,Jilin City 132002,China )Abstract :The method of the In 2System Reconfiguration based on AL TERA CPLD/FP G A is introduced.The download circuit for AL TERA MAX and FL EX is given.K ey w ords :CPLD ;FP G A ;ISR ;download circuit38 第1期翟玉文,等:基于AL TERA 的FPGA/CPLD 下载电路设计 。
Altera公司FPGA的配置
•
针对FPGA器件不同的内部结构，Altera公司
提供了不同的器件配置方式。Altera FPGA的配
置可通过编程器、JATG接口在线编程及Altera在
线配置等方式进行。
•
Altera器件编程下载电缆的有：
ByteBlaster并行下载电缆，ByteBlasterMV并行
MAX9000（包括MAX9000A）、MAX7000S和MAX7000A
进行编程。ByteBlaster为FPGA提供了一种快速而
廉价的配置方法，设计人员的设计可以直接通过
ByteBlaster下载电缆下载到芯片中去。
（1）下载模式
ByteBlaster并行下载电缆提供两种下载模式： • ①Passive serial mode（PS，被动串行模式）
1. PS（被动串行）模式
•
在PS（被动串行）模式下，MasterBlaster
下载电缆和ByteBlasterMV下载电缆可以对单个
与多个APEXⅡ、APEX20K、Mercury、ACEX1K、
FLEX10K或 FLEX6000系列器件进行配置。在PS模
式，配置数据从数据源通过MasterBlaster下载
电缆和ByteBlasterMV下载电缆串行地传送到器
件，配置数据由数据源提供的时钟同步。
（1）PS模式单个器件的配置电路设计
•
PS模式可以完成对单个APEXⅡ、 NhomakorabeaPEX20K、
Mercury、ACEX1K、FLEX10K或 FLEX6000系列器件
的配置，配置电路如图6.2所示。
•
图中：除 APEX20KE、APEX20KC系列器件外，
altera_fpga两种下载方式讲解
Quartus II的AS/JATG下载方式教程V1.0版本BY GJH计通学院通信电子实验室二〇一五年八月十二日一、简介1.1 三种方式有些人对于FPGA下JTAG的下载方式有些迷惑，为什么出现配置芯片了，为什么要用不同的下载电缆，不同的下载模式?通过在网上查阅相关资料做了总结和整理如下：FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
●AS模式(active serial configuration mode):FPGA器件每次上电时作为控制器，由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程配置数据通过DATA0引脚送入 FPGA，配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
●PS模式(passive serial configuration mode)：则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，EPCS作为控制器件，把FPGA当作存储器，把数据写人到FPGA中，实现对FPGA的编程。
●JTAG：JTAG是直接烧到FPGA里面的由于是SRAM 断电后要重烧，AS是烧到FPGA的配置芯片里保存的每次上电就写到FPGA里。
图1-1 可下载格式一览表1.2 如何选择一般情况下，Cyclone II开发板上应该有两种下载模式，AS和JTAG。
AS 就是下载.pof文件到EPCS中。
而JTAG就是下载.sof或jic文件到FPGA中的RAM中。
实验室红色板子只有JTAG一种，黑色大板子支持两种。
在平时的调试当中，使用默认的JATG会是比较好的方式，当遇到需要保存程序的时候，就可以选择AS。
二、使用方法2.1 JATG方式这是最常见的下载方式，它其实是支持掉电保存的。
Altera公司FPGA的配置
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（4）PCB电路板上的10针连接插头
PCB板上的10针插头连接到FPGA器件的编程 或配置引脚上，ByteBlaster下载电缆的10针插座 连接到PCB板上的10针插头，ByteBlaster电缆通 过10针插头获得电源并下载数据到FPGA器件上。
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2. ByteBlasterMV并行下载电缆
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（2）电缆插头与插座
ByteBlaster与PC机并口相连的是25针插头，与FPGA 应用电路PCB电路板相连的是10针插座。编程数据从PC机 并口通过ByteBlaster电缆下载到电路板。连接示意图如 图6.1所示。
注意：利用 ByteBlaster下载电缆配置／编程3.3V器 件（如FLEX10KA、MAX7000A器件）时，要将电缆的VCC脚 连到5.0V电源，而器件的VCC脚连到3.3V电源。FLEX10KA 和 MAX7000A器件能够耐压到 5.0V，因此，ByteBlaster 电缆的5.0 V输出不会对 3.3 V器件造成损害，但5.0V电 源中应连接上拉电阻。
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（3）电缆插头与插座
ByteBlasterMV的25针插头，与ByteBlaster 下载电缆的区别仅是第15脚不同，ByteBlaster 连到GND，而ByteBlasterMV连到VCC。
ByteBlasterMV的10针插座与ByteBlaster电 缆的10针插座完缆
针对FPGA器件不同的内部结构，Altera公司 提供了不同的器件配置方式。Altera FPGA的配 置可通过编程器、JATG接口在线编程及Altera在 线配置等方式进行。
Altera器件编程下载电缆的有： ByteBlaster并行下载电缆，ByteBlasterMV并行 下载电缆，MasterBlaster串行／USB通信电缆， BitBlaster串口下载电缆。
Altera FPGA下载配置
Altera FPGA下载配置很多兄弟对于CPLD下JTAG的下载很熟悉了,可转到FPGA来的时候,多多少少有些迷惑,怎么出现配置芯片了,为什么要用不同的下载电缆,不同的下载模式?我就自己知道的一点东西谈一些个人的见解,并发一些资料.1.FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone 系列。
使用Altera串行配置器件来完成。
Cyclone期间处于主动地位，配置期间处于从属地位。
配置数据通过DATA0引脚送入FPGA。
配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
(见附图)PS则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。
配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。
(见附图)JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera 下载电缆或主控器来完成。
FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。
在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。
在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。
专用配置器件：epc型号的存储器常用配置器件：epc2,epc1,epc4,epc8,epc1441(现在好象已经被逐步淘汰了)等对于cyclone cycloneII系列器件,ALTERA还提供了针对AS方式的配置器件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他们只适用于cyclone系列.除了AS和PS等单BIT配置外，现在的一些器件已经支持PPS，FPS等一些并行配置方式，提升了配置速度。
FPGA的下载方式(配置方式)与掉电不丢失下载
FPGA的下载方式（配置方式）与掉电不丢失下载下载FPGA里面有三种方式JTAG下载sof文件，掉电丢失可以将sof转换为jic文件，用EPCSx配置，掉电不丢失AS下载pof文件，配置EPCSx，掉电不丢失PS 比较老的下载方式，很少使用更新：解释下JTAG下的掉电不丢失下载方法JTAG接口的EPCS间接编程：用JTAG模式下载，其本身模式只是用于调试，因此该模式为掉电丢失模式。
但是，在JTAG模式下可以通过配置映像的方式，对EPCS配置芯片进行编程配置。
它是利用FPGA的JTAG接口以及Altera提供的用于编程时配置FPGA的Serial FlashLoader（SFL）来对EPCS进行配置。
其配置的接口连接方式与JTAG 相同。
通过SFL，利用FPGA作为JTAG接口和串行配置器件EPCS的桥梁，用户通过JTAG接口来对EPCS进行在系统编程。
这是因为串行器件EPCS并不支持JTAG 接口，传统的方式通过AS编程接口直接对EPCS进行编程。
1.区分CPLD与FPGACPLD是英文Complex Programmable Logic Device的缩写，即复杂可编程逻辑器件，CPLD基于EEPROM工艺（掉电不丢失），集成度相对fpga较低，以MicroCell （包括组合部分与寄存器）为基本单元。
具有非挥发特性，可以重复写入。
cpld 掉电数据不丢失，芯片比较便宜，硬件设计成本比较低。
fpga掉电数据丢失，硬件设计时要而外加配置flash芯片，或者单片机负责上电时把程序写到fpga里面，（如果程序较大，灵活的方案为fpga+单片机+大容量的flash）；集成度高，以LE（包括查找表、触发器及其他）为基本单元，有内嵌Memory、DSP等，支持IO标准丰富。
具有易挥发性，需要有上电加载过程。
可以简单的理解为：cpld比较简单，主要是逻辑运算能力，fpga=cpld+算法处理模块。
2 FPGA中，当选用AS 下载pof文件，无法成功时将sof转换为jic文件，用EPCSx配置，下载时选用JTAG 下载转换后的jic文件。
Altera的FPGA下载常见问题经验小结
Altera的FPGA下载常见问题经验小结软件部分：对于QUARTUS II 4.0版本软件，在安装完成后，需要做如下设置，软件才能够正常工作。
第一：设置license。
第二：安装驱动：Win2000/XP:1、打开控制面板（开始->设置->控制面板）2、双击“添加/删除硬件”图标，启动添加/删除硬件向导，然后按下一步继续。
3、在“选择一个硬件任务”面板上，选择“添加/排除设备故障”，然后按下一步继续。
WIN2000将会在新的硬件检测窗口里搜索新的即插即用设备。
4、在“选择一个硬件设备”面板上，选择“添加新设备”。
按下一步继续。
5、在“查找新硬件”面板上，选择“否，我想从列表选择硬件“。
按下一步继续。
6、在”硬件类型“面板上，选择”声音、视频和游戏控制器“。
按下一步继续。
7、在”选择一个设备驱动程序“窗口，点击”从磁盘安装“按钮。
8、指定win2000.inf文件的完整路径（例如安装目录>\drivers\win2000）。
按下一步继续。
9、在“没有找到数字签名”窗口，点击“是”按钮。
10、在“选择一个设备驱动程序”窗口，如果您使用ByteblasterMV或AlteraByteBlasterII，请安装相应驱动。
11、在“开始硬件安装”窗口，点击下一步继续。
12、在“没有找到数字签名”窗口，点击“是”按钮，继续安装。
13、在“完成添加/删除硬件向导”窗口，点击“完成”按钮14、在弹出的系统对话选择是否重新启动计算机。
驱动程序要在重新启动后才能使用。
重新启动后，即可在quartusII里进行program了。
第三：programer设置。
点击桌面图标Quartus II 4.0启动软件。
A）在tools菜单下，执行Programer命令。
B）点击hardware setup,点击select hardware，选择Byteblaster，---→add hardware---→close.C）完成后，在Hardware setup 右侧出ByteBlaster[LPT1],mode 的下拉菜单有JTAG,Passive Serial,Active Serial programing为设置正确的标志。
FPGA程序下载手册
FPGA程序下载Altera器件下载Altera器件下载分两种，一是安装完整的altera器件集成开发环境quartus II，现在的最新版本为quartus II 11.1，然后使用开发环境中的下载组件进行下载。
另外也可以单独安装下载组件programmer完成程序烧写。
programmer的安装和使用。
以安装10.0sp1_programmer_windows.exe为例，过程如下图所示，均为默认即可。
安装完成后，连接usb-blaster下载器，分别连接到PC机的usb接口和板卡的JTAG接口，下载器连接好后再打开电源。
若驱动未安装，需要首先安装usb-blaster的驱动。
打开我的电脑-> 管理-> 设备管理器中找到相应的硬件，按下图所示步骤进行驱动安装，如果出现警告，点击继续。
驱动安装完成后，在安装路径中打开Quartus II 10.0sp1 Programmer。
如下图所示，在hardware setup中找到usb-blaster，然后点击close。
当下载板卡（硬件连接）准备好后，点击autodetect，显示器件列表，双击列表即可弹出文件选择窗口，最后选择相应的jic文件，并勾选program configure，点击start完成下载。
下载完成后需要对板卡进行重新上电。
Lattice器件下载ispVM System的安装和使用。
ispVMSystemV17.9.exe为例，全部过程均为默认，安装lattice器件的USB下载驱动时，也默认安装all drivers。
安装好后将Lattice 下载线的一端连接在PC机的usb口，另一端连接至板卡的JTAG接口(注意线的顺序)，然后打开电源。
打开ispVM System，如下图所示。
点击scan按钮，系统会自动检测到器件，并显示器件列表，双击器件列表，弹出device information对话框，在器件部分选择板卡上的器件，在data部分点击browse选择要下载的bit文件。
【实验】基于FPGA数字电路实验指导
【关键字】实验基于FPGA数字电路实验指导（修改稿）湖北科技学院计算机科学与技术学院编制工程技术研究院目录第一部分实验基础知识随着科学技术的发展，数字电子技术在各个科学领域中都得到了广泛的应用，它是一门实践性很强的技术基础课，在学习中不仅要掌握基本原理和基本方法，更重要的是学会灵活应用。
因此，需要配有一定数量的实验，才能掌握这门课程的基本内容，熟悉各单元电路的工作原理，各集成器件的逻辑功能和使用方法，从而有效地培养学生理论联系实际和解决实际问题的能力，树立科学的工作作风。
一.实验的基本过程实验的基本过程，应包括：确定实验内容、选定最佳的实验方法和实验线路、拟出较好的实验步骤、合理选择仪器设备和元器件、进行连接安装和调试、最后写出完整的实验报告。
在进行数字电路实验时，充分掌握和正确利用集成器件及其构成的数字电路独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习、实验记录和实验报告等环节。
（一）实验预习认真预习是做好实验的关键。
预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果。
预习应按本教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，掌握有关器件使用方法，对如何着手实验做到心中有数，通过预习还应做好实验前的准备，写出一份预习报告，其内容包括：1.绘出设计好的实验电路图，该图应该是逻辑图和连线图的混合，既便于连接线，又反映电路原理，并在图上标出器件型号、使用的引脚号及元件数值，必要时还须用文字说明。
2.拟定实验方法和步骤。
3.拟好记录实验数据的表格和波形座标。
4.列出元器件单。
（二）实验记录实验记录是实验过程中获得的第一手资料。
尝试过程中所尝试的数据和波形必须和理论基本一致，所以记录必须清楚、合理、正确，若不正确，则要现场及时重复尝试，找出原因。
实验记录应包括如下内容：1.实验任务、名称及内容。
2.实验数据和波形以及实验中出现的现象，从记录中应能初步判断实验的正确性。
用MCU配置FPGA
图1 进入数据转换对话框
2.选择需要转换的SOF文件，对于配置多个FPGA的场合，应选择所有的SOF文件并排好次序。输出文件的格式我们选则二进制的rbf(Sequential)。 （也可以选择其他格式，如HEX等，在CPU软件编写上会与本文例子略有区别，关于不同文件格式的区别，在altera的AN116号文档上有详细解释）
Mercury 50MHz
2． 步骤7中FPGA完成初始化所需要的10个周期的DCLK是针对ACEX 1K和FLEX 10KE的。如果是APEX 20K，则需要40个周期。
3． 在配置过程中，如果检测到nSTATUS为"0"，表明FPGA配置有错误，则应回到步骤1重新开始。
图 5 操作流程框图
本设计的CPU源程序
void InitPORT(void)
{ // 初始化PB口相应位：// PB24-输出，PB25-输入，PB26-输出，PB27-输入，PB28-输出IMMR->pip_pbpar=0x00000000;IMMR->pip_pbdir=0xFFFFF5AF;IMMR->pip_pbodr=0x00000000;IMMR->pip_pbdat=0xffffff57;}
nSTATUS I Status bit indicating an error during configuration if low
图 3 PS配置单片FPGA的硬件连接
图 4 PS配置多片FPGA的硬件连接
3.配置操作过程
CPU按下列步骤操作I/O口线，即可完成对FPGA的配置：
4.实现在线升级
采用本模块的最大优点是可以实现单板FPGA的在线升级。要实现在线升级，单板设计必须考虑以下几个问题：
FPGA几种下载方式
AS PS JTAG 配置方式的区别AS模式: 烧到FPGA的配置芯片里保存的，FPGA器件每次上电时，作为控制器从配置器件EPCS 主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程；PS模式：EPCS作为控制器件，把FPGA当做存储器，把数据写人到FPGA中，实现对FPGA的编程。
该模式可以实现对FPGA在线可编程；JTAG：直接烧到FPGA里面的，由于是SRAM，断电后要重烧；.pof文件可以通过AS方式下载（保证byteblasterII/usb blaster连接正确）；.sof文件或者转换的.jic可以通过JTAG方式下载。
1.FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Cyclone系列。
使用Altera串行配置器件来完成。
Cyclone期间处于主动地位，配置期间处于从属地位。
配置数据通过DATA0引脚送入 FPGA。
配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
PS则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。
配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。
JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。
FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。
在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。
在实用系统中，多数情况下必须由FPGA 主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。
Altera下载线USB Blaster用户手册
Altera下载线USB Blaster使用手册
北京联华众科科技有限公司
Revision record 修订记录
Date 日期
Revisi CR Section Change Description on ID / Number 修改描述 Versi Defect 修 改
产品名称Product name Altera下载线USB Blaster使用手册 产品版本Product version 1.0
密级Confidentiality level 普通
Total 26pages 共26页
Altera 下载线 USB Blaster使用手册
Prepared by 拟制
Reviewed by 评审人
on ID 章节 修 订 CR号
版本
Author 作者
北京联华众科科技有限公司 All rights reserved 版权所有，侵权必究
Page 2 , Total 26 第2页，共26页
Altera下载线USB Blaster使用手册
北京联华众科科技有限公司
Content 目 录
1 概述 ........................................................................................................................................6 2 硬件连接 .................................................................................................................................7 3 安装驱动 .................................................................................................................................9 4 下载线设置 ...........................................................................................................................14 5 下载 ......................................................................................................................................19 5.1 JTAG方式-下载程序到FPGA内 .......................................................................................19 5.2 AS方式-下载程序到配置芯片内.......................................................................................22
Fpga下载线驱动
Abstract摘要：ByteBlaster II提供对如下器件的数据下载支持：增强型配置器件（Advanced configuration device），如EPC2，EPC4，EPC8，EPC16，EPC1441；串行配置器件（Serial configuration device），如EPCS1，EPCS4，EPC16，EPCS64。
ByteBlaster II支持如下下载方式：JTAG方式：支持所有Altera器件，FLEX6000系列器件除外。
PS方式（Passive Serial Programming）：支持所有Altera器件，MAX3000和MAX7000系统列器件除外。
AS方式（Active Serial Programming）：适用于EPCS1，EPCS4，EPC16，EPCS64等串行配置器件。
Altera ByteBlasterMV下载线可适用于Altera CPLD器件，用以完成程序下载，支持JTAG和PS下载方式，不支持AS下载方式。
1 概述ByteBlaster II提供对如下器件的数据下载支持：增强型配置器件（Advanced configuration device），如EPC2，EPC4，EPC8，EPC16，EPC1441；串行配置器件（Serial configuration device），如EPCS1，EPCS4，EPC16，EPCS64。
ByteBlaster II支持如下下载方式：JTAG方式：支持所有Altera器件，FLEX6000系列器件除外。
PS方式（Passive Serial Programming）：支持所有Altera器件，MAX3000和MAX7000系统列器件除外。
AS方式（Active Serial Programming）：适用于EPCS1，EPCS4，EPC16，EPCS64等串行配置器件。
2 硬件连接ByteBlaster II应用于FPGA开发板时，常用两种下载方式，即JTAG方式和AS方式，不同下载方式时，下载线连接方式不同，在Quartus II下载界面窗口中的设置选项也不同，下文会详细说明。
altera-fpga两种下载方式
altera-fpga两种下载方式Quartus II的AS/JATG下载方式教程V1.0版本BY GJH计通学院通信电子实验室二〇一五年八月十二日1.2 如何选择一般情况下，Cyclone II开发板上应该有两种下载模式，AS和JTAG。
AS就是下载.pof文件到EPCS中。
而JTAG就是下载.sof或jic文件到FPGA 中的RAM中。
实验室红色板子只有JTAG一种，黑色大板子支持两种。
在平时的调试当中，使用默认的JATG会是比较好的方式，当遇到需要保存程序的时候，就可以选择AS。
二、使用方法2.1 JATG方式这是最常见的下载方式，它其实是支持掉电保存的。
JATG方式下支持两种下载文件，一种是默认的.sof，另一种是.jic。
其中，前者是掉电程序消失，后者掉电不消失。
第一个格式不做介绍，直接编译后就可以产生。
第二个格式jic是在第一个的基础上，利用软件自带的功能进行转格式而来。
当我们在这里可以看得到sof文件，代表程序编译通过，产生可下载的文件。
这里我们以黑色的开发板为例子，进行讲解。
图2-1 sof文件那么，接下来就应该去把sof文件转化为想要的jic文件了。
打开软件，点击File-Convert Programming File ，进入如下界面图2-2 Convert Programming File 界面第一步，选择格式，.jic第二步，选择SRAM,如何得知选择什么RAM呢，看开发板原理图图2-3 JTAG及AS 配置电路图2-4 外部SRAM选择第三步，指定一个现有的SRAM目标文件(.sof)来转换成JIC文件，点击add file，选择sof文件，再点击open。
图2-5 转格式步骤1第四步，选择目标器件，即芯片，单击FLSAH LOADER ,再点击add device图2-6 转格式步骤1开发板的芯片是Cyclone IV E EP4CE6E22C8,所以选择EP4CE6图2-7 转格式步骤2图2-8 转格式步骤3最后点击generate，就ok。
[VIP专享]Altera FPGA带NiosII内核程序的JTAG下载方法总结
![[VIP专享]Altera FPGA带NiosII内核程序的JTAG下载方法总结](https://img.taocdn.com/s3/m/56e5f4948bd63186bcebbc77.png)
4、 .elf文件不能单独下载，必须与“硬件”.sof文件一起下载才能运行(也可先在QuartusII中下载.sof，再在NiosII IDE或Nios II Software Builder Tools for Eclipse中下载.elf)，以QuartusII 11.0版本为例，方法如下：（1）使用Nios II 11.0 IDE先点击“开始| 程序| Altera|Nios II EDS 11.0 | Legacy Nios II Tools | NiosII11.0 IDE”（注意：11.0版本的“Legacy Nios II Tools”必须单独下载安装！）启动NiosII11.0 IDE，打开或导入工程，在Nios II IDE中点击Tools->Flash Programmer…，出现如下图所示的界面：需要勾选的部分如图中红线框所标注，第一部分是将Nios II中的软件程序写到Flash中，注意还需要加载JDI文件，即点击“Load JDI File”，选择本系统中的JDI文件即可。
第二部分是将FPGA的配置文件一起到Flash中，点击“Browse...”选择Quartus II生成的.sof文件，还需选择将配置文件下载到什么地方，此处还是Flash。
最后一部分勾选的是Validata Nios II system ID before software download，即在下载软件程序之前要确认系统的ID号，这样每次在QuartusII中修改“硬件”（即.sof文件）或在Nios II IDE中修改“软件”(即.elf文件)后能报警提示，确保硬件与软件最新版本同步。
没有勾选的那一部分是将其它文件下载到Flash中，比如配置数据文件（Lince5M181 CMOS相机就有！）、汉字字库文件、波形文件等等，将这些文件直接存储到Flash中，只需要读取就可以了。
选择好之后，点击“Apply”,然后点击“Program Flash”，就可以进行Flash的烧写了。
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Quartus II的AS/JATG下载方式教程
V1.0版本
BY GJH
计通学院通信电子实验室
二〇一五年八月十二日
一、简介
1.1 三种方式
有些人对于FPGA下JTAG的下载方式有些迷惑，为什么出现配置芯片了，为什么要用不同的下载电缆，不同的下载模式?通过在网上查阅相关资料做了总结和整理如下：
FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
●AS模式(active serial configuration mode):FPGA器件每次上电时作为控制器，
由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程配置数据通过DATA0引脚送入 FPGA，配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
●PS模式(passive serial configuration mode)：则由外部计算机或控制器控制配
置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，EPCS作为控制器件，把FPGA当作存储器，把数据写人到FPGA中，实现对FPGA的编程。
●JTAG：JTAG是直接烧到FPGA里面的由于是SRAM 断电后要重烧，AS
是烧到FPGA的配置芯片里保存的每次上电就写到FPGA里。
图1-1 可下载格式一览表。