通信原理 位同步提取实验与帧同步提取实验

实验三位同步提取实验与帧同步提取实验
一、实验目的
1、掌握用滤波法提取位同步信号的原理及其对信息代码的要求。

2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。

3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。

4、掌握巴克码识别原理。

5、掌握同步保护原理。

6、掌握假同步、漏同步、捕捉态、维持态的概念。

二、实验内容
1、观察滤波法提取位同步信号各观测点波形。

2、观察数字锁相环的失锁状态和锁定状态。

3、观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差
的关系。

4、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。

5、观察帧同步码无错误时帧同步器的维持态。

6、观察帧同步器的假同步现象、漏识别现象和同步保护现象。

三、实验器材
1、信号源模块一块
2、⑦号模块一块
3、20M双踪示波器一台
4、频率计（选用）一台
四、实验原理
1、位同步提取实验实验原理
数字通信中，除了有载波同步的问题外，还有位同步的问题。

因为消息是一串相继的信号码元的序列，解调时常需要知道每个码元的起止时刻。

在最佳接收机结构中，需要对积分
器或匹配滤波器的输出进行抽样判决。

抽样判决的时刻应位于每个码元的终止时刻，因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。

我们把接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。

实现位同步的方法也和载波同步类似，可分插入导频法和直接法两类。

这两类方法有时也分别称为外同步法和自同步法。

数字通信中经常采用直接法，这种方法是发端不专门发送导频信号，而直接从数字信号中提取位同步信号的方法。

下面我们着重介绍自同步法。

采用自同步法实现位同步首先会涉及两个问题：（1）如果数字基带信号中确实含有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接用基本锁相环提取出位同步信号，供抽样判决使用；（2）如果数字基带信号功率谱中并不含有位定时离散谱，怎样才能获得位同步信号。

数字基带信号本身是否含有位同步信息与其码型有密切关系。

应强调的是，无论数字基带信号的码型如何，数字已调波本身一般不含有位同步信息，因为已调波的载波频率通常要比基带码元速率高得多，位同步频率分量不会落在数字已调波频带之内，通常都是从判决前的基带解调信号中提取位同步信息。

二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。

若单极性二进制矩形脉冲信号的码元周期为T s，脉冲宽度为τ，则NRZ码的τ＝T s，则NRZ码除直流分量外不存在离散谱分量，即没有位同步离散谱分量1/T s；RZ码的τ满足0<τ<T s，且τ通常占空比为50％，此时的RZ码含有n为奇数的n/ T s离散谱分量，无n为偶数的离散谱分量，这就是说，RZ码含有位同步离散谱分量。

显然，为了能从解调后的基带信号中获取位同步信息，可以采取两种措施：（1）如原始数字基带码为NRZ码，若传输信道带宽允许，可将NRZ码变换为RZ码后进行解调；（2）如调制时基带码采用NRZ码，就必须在接收端对解调出的基带信号进行码变换，即将NRZ码变换成RZ码，码变换过程实质上是信号的非线性变换过程。

本实验采用数字锁相法提取位同步时钟：
位同步锁相法的基本原理和载波同步的类似。

在接收端利用鉴频器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直至获得准确的位同步信号为止。

前面讨论的滤波法原理图中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，可以是锁相环路。

我们把采用锁相环来提取位同步信号的方法称为锁相法。

下面介绍在数字通信中常采用的数字锁相环法提取位同步信号的原理。

数字锁相环(DPLL)是一种相位反馈控制系统。

它根据输入信号与本地估算时钟之间的相
位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。

DPLL 通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。

根据各个模块组态的不同， DPLL 可以被划分出许多不同的类型。

根据设计的要求，本实验系统采用超前滞后型数字锁相环(LL－DPLL)作为解决方案，图18-3是其实现结构。

在LL－ DPLL中，DLF 用双向计数逻辑和比较逻辑实现，DCO 采用加扣脉冲式数控振荡器。

这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。

2、帧同步提取实验实验原理
在本实验中，帧同步码是采用集中插入法集中插入到NRZ码的2～8位的。

帧同步码识别电路所能识别的帧同步码的码型设置为1110010。

在信号源模块产生的NRZ码中，帧同步码是集中插入到每帧信号的2～8位的，因此只要帧同步码识别电路在码流中能识别到与设置的帧同步码相同的码组，就会输出一个一致脉冲。

先从信息流中识别出帧同步码即巴克码，而又因为一帧是由24位组成，所以要利用一个分频器。

当分频器输出一个脉冲时，识别器也输出一个脉冲。

只要它们相位对应输出，那么就能把帧同步提取出来。

因此识别器和分频器是整个电路的核心，而且它们的相位应该严格对应。

图19-4所示是由识别器、分频器和保护电路组成的帧同步信号提取电路框图。

可以在CPLD里面完成。

图19-4 帧同步信号提取电路框图
从总体上来看,本模块分为巴克码识别器及同步保护两部分。

巴克码识别器包括移位寄位器、相加器和判决器，图19-4中的其余部分完成同步保护功能。

当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL输出，各种信号波形及时序关系如图19-5所示，GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。

图中还给出了÷24信号及帧同步器最终输出的帧同步信号NRZ-FS，NRZ-FS的上升沿稍迟后于GAL的上升沿。

÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。

当识别器输出一个GAL脉冲信号时（即捕获到一组正确的帧同步码），在GAL信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL信号的上升沿对齐。

÷24信号再送给后级的单稳电路，单稳调置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。

DIN
÷
24
NRZFS
图19-5 帧同步器信号波形
同步器最终输出的帧同步信号NRZ-FS是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的。

电路中同步保护器的作用是减小假同步和漏同步。

当无基带信号输入（或虽有基带信号输入但相加器输入低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷4电路，÷4电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q的高电平把判决器的门限置为高、且关闭或门、打与门1，同步器处于捕捉态。

只要识别器输出一个GAL信号（因为判决门限比较高，这个GAL信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL信号同频同相的周期信号（见图17-5）。

识别器输出的GAL脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT，同时使判决器门限降为低、打开或门、同步器进
入维持状态。

在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。

但假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。

在维持状态下，识别器也可能出现漏识别。

但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。

只要识别器不连续出现四次漏识别，则÷4电路不输出脉冲信号，维持状态保持不变。

若识别器连续出现四次漏识别，则÷4电路输出一个脉冲信号，使维持状态变为捕捉状态，重新捕捉帧同步码。

不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误码的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率很小，所以这种错误码率的同步维持状态存在的时间是短暂的。

当然，同步保护器中的÷4电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。

在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护措施称为后方保护。

本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。

低门限及÷4电路属于前方保护，它可以保护己建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。

同步器中的其它保护电路用来减少维持态下的假同步概率。

五、实验结果
（1）以信号源模块“CLK2”的信号为内触发源，用示波器双踪观察模块7上“BS”
波形，并与原始时钟CLK2相比较。

（2）把信号源模块上的S1拨为00000000，S2、S3不变，用示波器双踪同时观察“NRZ”
“NRZ”连零时“ABSV AL”
和模块7上“ABSV AL”两点的波形。

（结果可以看到，
为0，“NRZ”有跳变时“ABSV AL”为1）
（3）用示波器双踪同时观察模块7上“INSERT”和“DEDUCT”两点的波形，可以观察到插入脉冲和扣除脉冲信号交替的给出。

（4）用示波器观察模块7上“NRZFS”波形。

（5）拨动信号源模块上的拨码开关S1、S2、S3，设置为“01110010”、“10101010”、“01110010”，用示波器双踪同时观察信号输出点NRZ-FS“帧同步输出”
与GAL“假识别输出”的波形，比较两个波形的差异。