EDA3

VHDL中有两种方式描述状态机 ⑴符号状态机——用符号表示每个状态。 例如：type week is(mon,tue,wed,sur,fri,sat,sun); type state is(s0,s1,s2); type light is(red,green,yellow); ⑵编码状态机——要求设计每个状态的状态寄存器的值 （二进制编码状态机、格雷码编码状态机、一个有效 编码状态机）。 二进制编码状态机：每一个状态用二进制位来编码 例：实现4状态的状态机，四个状态分别为 “00”, “01” “10”, “11” 特点:触发器使用较少，速度较慢，可能产生两位 同时翻转的情况。如：“01”－>“10”。 格雷码状态机：每次仅一个状态位的值发生变化 例：四状态状态机的状态分别为“00”, “01” “11”, “10” 特点：触发器使用较少，速度较慢，不会产生两 位同时翻转的情况。当状态位的输出被异步应用时， 格雷码编码是特别有益的。
q0<=“1111110” when tc(3 downto 0)=“0000” else “0110000” when tc(3 downto 0)=“0001 else … “0000000”; q1<=“1111110” when tc(7 downto 4)=“0000” else “0110000” when tc(7 downto 4)=“0001 else … “0000000”;
简单交通灯 红、黄、绿灯分别亮25、5、25秒。 计数用BCD码，计数结果接数码管 Entity light4 is Port(cp,clr:in std_logic; Q:out std_logic_vector(2 downto 0); q0,q1:out std_logic_vector(6 downto 0)); End light4; Architecture a of light4 is type state is（s0,s1,s2); signal nowstate:state; Singal tc:std_logic_vector(7 downto 0); Begin Process(cp,clr) Begin
如交通灯的电路，三个状态，之间的转换关系如下： RESET (asynchronous)
RED
TIMER2
TIMER3
TIMER1
GREEN
TIMER2
YELLOW
TIMER1 R='1'
⑵编码状态机——要求设计每个状态的状态寄存器的值（二进制 编码状态机、格雷码编码状态机、一个有效编码状态机）。 ONE HOT的编码方案：对每一个状态采用一个触发器。 例：实现4状态的状态机，其ONE HOT编码可为 状态1=“0001”状态2=“0010”状态3=“0100”状态4=“1000” 特点:触发器使用较多，但逻辑简单，速度快
If clr=„1‟ then Nowstate<=s0;Tc<=“00000000”; Elsif cp‟event and cp=„1‟ then case a is when s0=> … when s1=> … when s2=> … when others=> nowstate<=s0; tc<=“000000000”; end case; End if; End process; Q<=“100” when nowstate=s0 else “010” when nowstate=s1 else “001”;
4分频电路
Type 列举名称 is（元素1…元素n）； For example： type state is（s0,s1,s2,s3); signal a:state; case a is when s0=> when s1=> when s2=> when other s => ; Entity fenpin4 is Port(cp,clr:in std_logic; Q:out std_logic); End fepin4;
第三部分内容，数组、状态、循环、元件例化等4学时
列举数据类型
Type 列举名称 is（元素1，元素2，元素n）； For example： type state is（s0,s1,s2,s3); signal a:state; case a is when s0=> when s1=> when s2=> when others;
Architecture a of fenpin4 is type state is（s0,s1,s2,s3); signal nowstate:state; Begin Process(cp,clr) Begin If clr=„1‟ then Nowstate<=s0; Elsif cp‟event and cp=„1‟ then case Nowstate is when s0=> nowstate<=s1; when s1=>nowstate<=s2; when s2=> nowstate<=s3; when others=>nowstate<=s0; end case; End if; End process; Q<=„1‟ when nowstate=s3 else „0‟; End a;
If clr=„1‟ then Nowstate<=s0;Tc<=“00000000”; 简单交通灯 Elsif cp‟event and cp=„1‟ then case nowstate is 红、黄、绿灯分别亮25、5、25秒。 when s0=> 计数用BCD码 if tc=“00100100” then nowstate<=s1; tc<=“00000000”; elsif tc(3 downto 0)=“1001” then Entity light3 is tc(3 downto 0)<=“0000”; Port(cp,clr:in std_logic; tc(7 downto 4)<=tc(7 downto 4)+1; Q:out std_logic_vector(2 downto 0)); else tc<=tc+1; end if; End light3; when s1=> if tc=“00100” then nowstate<=s2; tc<=“00000”; Architecture a of light3 is else tc<=tc+1; end if; type state is（s0,s1,s2); when s2=> signal nowstate:state; … when others=> Singal tc:std_logic_vector(7 downto 0); nowstate<=s0; tc<=“000000000”; Begin end case; Process(cp,clr) End if; Begin End process; Q<=“100” when nowstate=s0 else “010” when nowstate=s1 else “001”; End a;
• 根据状态机复杂程度 状态特别多的系统只能采用2进制编码或格雷码编码 • 根据器件类型 FPGA一般采用ONE HOT编码，CPLD一般采用2进制编码或 格雷码编码 • 从非法状态中退出 在选择编码方案时，必须考虑状态机可能进入的潜在的 非法状态数目。如果违反了状态位触发器的建立或保持时间， 又没有定义所有可能出现的状态，则你的设计会终止在非法 状态上。
End a;
练习 1、红、黄、绿灯分别亮25、5、25秒。计数用 BCD码，计数结果接数码管，计数用减法。 2、双向交通灯设计，只要求灯亮，不要求显示时 间。
3、双向交通等设计，要求显示时间。
4、彩灯变化000-001-010-100-111 （两种实现方式：状态，计数）
状态机设计 1有限状态机（FSM，Finite Nowstate<=s0;Tc<=“00000”; 简单交通灯 Elsif cp‟event and cp=„1‟ then case nowstate is 红、黄、绿灯分别亮25、5、25秒。 when s0=> if tc=“11000” then Entity light2 is nowstate<=s1; tc<=“00000”; Port(cp,clr:in std_logic; else tc<=tc+1; end if; Q:out std_logic_vector(2 downto 0)); when s1=> End light2; if tc=“00100” then nowstate<=s2; tc<=“00000”; else tc<=tc+1; end if; when s2=> if tc=“11000” then Architecture a of light2 is nowstate<=s0; tc<=“00000”; type state is（s0,s1,s2); else tc<=tc+1;end if; signal nowstate:state; when others=> nowstate<=s0; tc<=“00000”; Singal tc:std_logic_vector(5 downto 0); end case; Begin End if; Process(cp,clr) End process; Begin Q<=“100” when nowstate=s0 else “010” when nowstate=s1 else “001”; End a;
时序电路的设计 ①逻辑抽象，绘制状态转换图； ②状态化简； ③状态编码； ④选定触发器，求出状态方程、驱动方程、输出方程。 时序电路的时序操作（控制）过程是由状态转换图或状态 转换表来反映 抛开电路的具体含义，时序电路的通用模型就是有限状态机 利用VHDL语言将时序电路的状态转换关系进行描述。在 VHDL中，所有状态均可表达为case_when结构中的一条case 语句，而状态的转移可以通过if_then_else语句实现。