数字竞赛抢答器课程设计Verilog语言实现

数字竞赛抢答器课程设计Verilog语言实现

可编程器件与应用课程设计报告

姓名：XXX

学号：XXXXXXXXXX

专业班级：信息XXX

题目：数字式竞赛抢答器

指导老师：

一、绪论

背景：

随着电子技术的发展，可编程逻辑器件（PLD）的出现，使得电子系统的设计者利用EDA（电子设计自动化）软件，就可以独立设计自己的专用集成电路（ASIC）器件。可编程逻辑器件是一种半导体集成器件的半成品。在可编程逻辑器件的芯片中按一定方式（阵列形式或单元阵列形式）制作了大量的门、触发器等基本逻辑器件，对这些基本器件适当地连接，就可以完成某个电路或系统的功能。

数字式竞赛抢答器控制系统是工厂、学校和电视台等单位举办各种智力竞赛等娱乐活动中经常使用的重要基础设备之一。目前设计抢答器的方法很多，例如用传统的PCB板设计、用PIC 设计或者用单片机设计。而用Verilog可以更加快速、灵活地设计出符合各种要求的抢答器，优于其他设计方法，使设计过程达到高度自动化。本文介绍的4路数字式竞赛抢答器基于Verilog 语言、以EDA技术作为开发手段、采用CPLD （复杂的可编程逻辑器件）作为控制核心设计而成。与传统设计相比较，不仅简化了接口和控制，

也提高了系统的整体性能和工作可靠性，具有电路简单、成本低廉、操作方便、灵敏可靠等优点。意义：

数字式竞赛抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，但目前所使用的抢答器存在分立元件使用较多，造成每路的成本偏高，而现代电子技术的发展要求电子电路朝数字化、集成化方向发展，因此设计出数字化全集成电路的多路抢答器是现代电子技术发展的要求。

二、实现方案

设计要求：

1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。

2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。

3、设置一个主持人“复位”按钮。

4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2~3秒的音响。

5、设置一个计分电路，每组开始预置5分，由主持人记分，答对一次加1分，答错一次减1分。

6、设置犯规电路，对超时答题（例如1分钟）的组别鸣笛示警，并由组别显示电路显示出犯规组别，该轮该选手退出，由裁判员重新发令，其他人再抢答。

设计方案：

此设计问题可分为第一信号鉴别、锁存模块，答题计时电路模块，计分电路模块和扫描显示模块四部分。

第一信号鉴别锁存模块的关键是准确判断

出第一抢答者并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮K1、K2、K3、K4，主持人复位信号judge，蜂鸣器驱动信号buzzout。judge=0时，第一信号鉴别、锁存电路、答题计时电路复位，在此状态下，若有抢答按钮按下，鸣笛示警并显示犯规组别；judge=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，进行组别显示，控制蜂鸣器发出声响，并启动答题计时电路，若计时时间到，主持人复位信号还没有按下，则由蜂鸣器发出犯规示警声。

计分电路是一个相对独立的模块，采用十进制加/减计数器、数码管数码扫描显示，设置复位信号Reset、加减分信号add_min，加减分状态键key_state，Reset=0时所有得分回到起始分（5分），且加、减分信号无效；Reset=1时，由第一信号鉴别、锁存电路的输出信号选择进行加减分的组别，当key_state=1时，按一次

add_min，第一抢答组加1分；当key_state=0时，每按一次add_min，则减1分。以下为每个模块的设计过程。

三、程序及仿真

/**************************************** **************************

顶层模块信号定义：

clk:基准时钟输入信号；k1,k2,k3,k4：抢答按钮输入信号;seg:数码管段输出引脚；

sl:数码管位输出引脚；add_min:加减分按键；key_state:加减分模式选择按键；

reset:初始5分设置键信号；judge:裁判员抢答开始键信号；o5：超时信号；

o1、o2、o3、o4：抢答组别LED显示输出信号；buzz:示警输出信号；

***************************************** *************************/

module

qiangdaqi(clk,k1,k2,k3,k4,seg,sl,add_min,key_st ate,reset,judge,o1,o2,o3,o4,o5,buzz,vg,sel);

input

clk,k1,k2,k3,k4,add_min,key_state,reset,judge; output[7:0] seg; output[3:0] sl; output reg sel; output o1,o2,o3,o4,o5,vg; output buzz;

reg [3:0] vg=0010; wire o1,o2,o3,o4; wire[3:0] s1,s2,s3,s4;

/* 模块引用*/

sel

Q1(clk,k1,k2,k3,k4,judge,o1,o2,o3,o4,o5,buzz); //调用抢答信号锁存显示电路

count

Q2(clk,o1,o2,o3,o4,add_min,key_state,reset,s1,s2 ,s3,s4); //调用计分电路

dled Q3(seg,sl,s1,s2,s3,s4,clk); //调用数码管显示电路

endmodule

/****************************************