一种基于ADF4360-9和FPGA的合成时钟源设计

在电子系统相关领域，时钟系统至关重要，是电 子系统的脉搏，诸如电路系统、雷达系统、通讯系统等 电子信息系统对时钟有严格的低相位噪声要求'1(，但 直接制造低相位噪声的晶振难以实现。针对这一问 题，设计了一种合成时钟源，即利用FPGA技术，结 合外围硬件电路,控制时钟芯片的输出2 ,产生稳定 的时钟源。在该时钟源合成技术中，锁相环是基础, 它是一种典型的反馈控制电路,可以抑制噪声和大大 降低杂散干扰，而电荷泵锁相环是它的一种结构，易 于集成和追踪，且捕获范围广。该合成时钟源制作相 对简单，稳定度高，电路功耗低，成本和性能均远优于 直接制造晶振。
1 ADF4360-9时钟芯片及工作原理介绍
1.1芯片内部结构
ADF43609时钟芯片集成了压控振荡器和整数 N分频器,VCO的输出频率范围为65〜400 MHz, 其中DIVOUT引脚输出VCO被分频后的COMS 时钟，分频系数范围为2〜31,VCO分频后的频率还 可以再分频,MCU经由简单3线SPI接口控制全部 片上寄存器。该时钟芯片内部包括24位的R寄存 器、N寄存器、控制寄存器、鉴频鉴相器、压控振荡器 和电荷泵,其内部功能框图如图1所示。
摘要:为了获得稳定可靠的时钟源，设计了一种合成时钟源。通过FPGA产生控制信号，结合硬件电路和软件设计，控制 ADF3360-9时钟芯片输出，得到稳定的时钟模块。ModelSim软件测试结果表明了程序时序的正确性，且实际测试的相位
噪声与仿真的相位噪声基本一致，本时钟源相位噪声理想，稳定可靠。
关键词：时钟源;锁相环%电荷泵%相位噪声% FPGA
写testbench程序进行仿真，验证程序是否正确。系 统框图如图3所示电源电路如图4所示, ADF4360-9时钟芯片电路图如图5所示。
图4中电源电路的作用是给ADF4360-9芯片供 电，电源电路是以精密的低压差电压稳压器 ADP3300-3为中心，通过搭建外围电路来实现。因
第！期
陈杨梦等:一种基于ADF4360-9和FPGA的合成时钟源设计
第39卷第3期 2019年6月
桂林电子科技大学学报
Journal of Guilin University of Electronic Technology
Vol. 3 9, No. 3 Jun.2019
一种基于ADF4360-9和FPGA的合成时钟源设计
陈杨梦*,张伟昆12
".桂林电子科技大学电子工程与自动化学院，广西桂林531003； 2.中国人民解放军91872部队)
中图分类号：TN73
文献标志码：A
文章编号：1673-808X(2019)03-0223-06
A synthetic clock source design based on ADF4360-9 and FPGA
CHEN Yangmeng1，ZHANG WeiKun1，
(1. School of Electronic Engineering and Automation，GuilinUniversity of Electronic Technology，Guilin 541004，China % 2,Unit 91872 of PLA，China)
Abstract:In order to obtain a stable and reliable clock source，a synthetic clock source is designed. That is，the control signal is generated by the FPGA，combined with the hardware circuit and software design，the output of the ADF4360-9 clock chip is controlled，and a stable clock module is obtained. The ModelSim software test results show the correctness of the program timing，and the phase noise of the actual test is basically consistent with the phase noise of the simulation，indicating that Bhephasenoiseof heclocksourceisideal sableandreliable. Key words：clock source% PLL% charge pump% phase noise% FPGA
VCO频率输出为Fpfd的N整数倍。该过程如图2
所示&
图2时钟芯片的工作原理图
2系统的设计与实现
本时钟源的设计包括硬件和软件2个部分，硬件 部分由FPLA和ADF4360-9及外围电路构成，软件 部分用Verilog硬件描述语言编程，通过FPLA将配 置好的寄存器数据写入ADF4360-9时钟芯片，并编
收稿日期：2019-01-18 基金项目：桂林电子科技大学研究生创新基金(C77YJA24BX05) 通信作者：张伟昆(1964—),男，高级工程师，研究方向为控制工程& E-mail"97354463@ 引文格式：陈杨梦，张伟昆.一种基于ADF4360-9和FPGA的合成时钟源设计桂林电子科技大学学报,2019,39(3) "23-228.
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桂林电子科技大学学报
2019年6月
Байду номын сангаас
* 2工作原理
将ADF4360-9的参考输入引脚接入源晶振，以 提供外部输入时钟3，并在CP引脚和Vtune引脚之 间设计一个环路滤波器&外部输入时钟被14位R 计数器分频，以获取进入相位频率检测器的参考时 钟Fpfd,由18位N分频器得到的反馈频率也进入
相位频率检测，频鉴相器对比2个信号的相位与频 率差!并在电荷泵启用时产生控制信号到电荷泵的 输入端,CP引脚产生Icp到环路滤波器电路的输入 端，环路滤波器产生控制电压驱动内部#CO,使得 参考时钟Fpfd与从N分频器出来的信号同频同相,