0.6μm SOI NMOS器件ESD性能分析及应用

0.6μm SOI NMOS器件ESD性能分析及应用
罗静;胡永强;周毅;邹巧云;陈嘉鹏
【摘要】ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。

通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性能进行分析,结果表明：SOI NMOS器件不适合直接作为主要器件承担SOI电路的ESD保护作用,但通过采用工艺优化、设计结构改进等方法优化后,可以作为SOI输出缓冲器或电源与地之间ESD主要保护器件使用,承担SOI电路ESD保护的重要作用。

%ESD design is one of major challenges for SOI circuit design.This paper introduces the ESD performance of SOI NMOS and updated SOI NMOS by process and design methods for a partially depleted 0.6μm SOI process.Through ESD performance analysis of SOI NMOS by 100ns pulse width TLP test system,we show that SOI NMOS is not suitable for main ESD protection structure directly in SOI circuit.But with updated process and design methods,SOI NMOS is suitable for main ESD protection structure in output buffer and VDD-to-VSS ESD of SOI circuit.
【期刊名称】《电子与封装》
【年(卷),期】2011(011)011
【总页数】5页(P33-36,40)
【关键词】静电放电;SOINMOS;ggNMOS;gcNMOS
【作者】罗静;胡永强;周毅;邹巧云;陈嘉鹏
【作者单位】中国电子科技集团公司第58研究所,江苏无锡214035;中国电子科技集团公司第58研究所,江苏无锡214035;中国电子科技集团公司第58研究所,江苏无锡214035;中国电子科技集团公司第58研究所,江苏无锡214035;中国电子科技集团公司第58研究所,江苏无锡214035
【正文语种】中文
【中图分类】TN702
1 引言
SOI技术所提供的高速、低漏电、良好的亚阈值特性、闩锁免疫及其低软错误发生率等特征使其已经成为得到广泛应用的最具竞争力的技术之一。

由于SOI器件底部被厚厚的埋层氧化层隔离，器件四周也被SiO2进行了全介质隔离，理论分析与实际经验都显示，SOI器件与电路一方面对ESD应力非常敏感；另一方面，相比体硅器件而言，将SOI MOS器件应用于ESD设计的难度也更大了，因为SOI MOS器件存在的体区使NMOS器件的触发机制更复杂，由于结构所限，体硅技术中许多可以用于ESD保护的结构，如厚场氧器件、纵向PN结等都无法在SOI 电路中使用[1]。

因此，SOI电路的ESD设计是一个值得关注的重要设计难题。

基于0.6μm部分耗尽SOI/CMOS工艺，采用初始硅膜厚度约为200nm、埋氧层厚度约为375nm的SIMBOX SOI圆片，我们设计并制备了多种0.6μm SOI NMOS器件，旨在分析与探讨0.6μm SOI NMOS器件的Snapback特性、ESD 应力条件下的失效机理、优化手段与解决方案。

本文通过对几种不同的0.6μm SOI NMOS器件的Snapback特性分析，给出了在SOI ESD保护电路中如何应用
SOI NMOS器件的一些技术优化手段。

通过优化的设计窗口，并采用一定的工艺
优化步骤可以获得HBM模型大于2kV ESD特性的SOI NMOS器件。

2 SOI NMOS器件ESD性能分析
2.1 ggNMOS结构特性分析
图1 SOI ggNMOS多指排列版图示意图
HBM ESD应力条件下的电流都无法承受，自身将首先被大电流烧坏。

简言之，脆弱的SOI NMOS器件自身无法避免被损坏，更无法用于ESD保护。

图2 100ns TLP扫描0.6μm SOI ggNMOS器件Snapback特性
多指栅接地的ggNMOS器件（Multi-finger Gategrounded NMOS）是体硅技
术中常用的器件结构设计技术。

事实上，在SOI技术中也仍常采用类似技术对作
为输出缓冲器件的NMOS进行版图结构设计[2]。

本文中的多种NMOS器件都是基于图1所示多指栅接地结构的ggNMOS，为抑制SOI器件的浮体效应，源端还设计了体接触孔，该NMOS器件的多晶栅、源端及体接触孔通过金属一起接至地，漏端接至ESD承受应力的端口，如图2中小图所示逻辑图（器件尺寸：
Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/O ESD）。

采用脉冲宽度为100ns的TLP测试设备分析常规未进行任何优化的0.6μm SOI ggNMOS器件所得器件的TLP扫描特性如图2所示。

Snapback触发电压
Vt1≈12.0V、热击穿电流It2≈0.25A。

一般而言，具有优良鲁棒性的ESD器件其
It2的目标值需要达到5mA/μm，更高的It2值预示着更高的鲁棒性，这样才能保证NMOS器件作为独立保护器件在ESD事件发生时有足够的电流承受能力[5]。

而采用图2特性的NMOS器件进行独立ESD防护将是失败的，因为在ESD应力下，其自身的二次热击穿电流值极低，相当于0.5kV的
2.2 ggNMOS失效机理分析
文献研究已发现，所有的失效位置（如输出缓冲器）都存在于NMOS，而PMOS
未显示任何损伤，这是因为NMOS中的寄生双极晶体管比PMOS更有效，得益
于电子更高的迁移率，因此NMOS在ESD应力条件下比PMOS更易导通放电，失效机率也更大[3]。

在SOI电路的输出缓冲器结构中，ESD保护的也仅由NMOS器件单独承担[4]。

对图2中进行过HBM 0.5kV的失效SOI NMOS器件
进行了深入失效分析，图3上图为剥去铝层后的多晶层的SEM照片、下图为该结构的纵向解剖示意图（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/O ESD ）。

图3 器件失效SEM照片纵向解剖示意图
图3所示的NMOS器件失效后，电流从μA量级猛增至几十mA量级。

从SEM
照片来看，该SOI NMOS器件的失效模式主要表现为：栅极未见非常明显的损伤，但器件显见遭遇非常高的电流密度流过漏端区域，导致硅看起来被熔化了的现象，源漏大面积损伤后可能的穿通而导致极大的、mA量级漏电流。

轻掺杂漏区（LDD:Lightly-Doped Drain）结构是用来降低MOS的漏端在沟道下的电场强度分布，以克服因热载流子效应所造成的I-V特性因长时间使用而漂移的问题，在0.5μm以上的CMOS工艺中NMOS器件都开始采用。

目前，我们制备的0.6μm S OI ggNMOS器件从图3下图器件示意图可看出同样采用了LDD的源极-漏极器件结构。

但这个LDD结构做在NMOS器件沟道两端，LDD结深很浅，等效于在NMOS的源、漏两端形成了两个“尖端”，在ESD放电过程中易发生“尖端放电”现象而使LDD结构发生损坏，当带LDD结构的NMOS器件ESD
保护时，很容易便被ESD所破坏[6]。

从我们的设计实践可以看出，采用沟宽为500μm的NMOS器件，其ESD能力极低的原因除了SOI器件的全介质隔离散热效率低等原因外，LDD的器件结构也是致命原因之一。

另一个重要的失效机理，我们认为是由于多指结构的NMOS器件中的所有“Fingers”并未都进入横向NPN放电工作状态，而是单独的“Finger”首先进
入NPN了工作状态，并使漏压被嵌位在Vh值附近，使多指中的其余“Fingers”无法再进入NPN状态，导致非常大的ESD泄放电流从单根“Finger”上流过，
而未见多指同时在漏端出现熔化的现象。

在这种情形下，器件的鲁棒性并不与器件的沟宽成正比，单纯提高ESD防护器件的沟宽，无法提高其防护水平。

以上两方面的失效机理分析也正是后续优化SOI NMOS器件结构的理论依据。

3 优化后的SOI NMOS器件ESD性能分析
3.1 优化后ggNMOS结构特性分析
为了增强ESD器件的鲁棒性，通过采用ESD注入方法改变ESD保护器件的结构
是常用的一种工艺手段[6]。

在0.6μm SOI ggNMOS器件的设计与制备过程中基
于失效机理的分析，加入了针对SOI NMOS器件的N型ESD注入，用于消除器
件中的LDD“尖端”结构，以在NMOS器件LDD处形成一个更深结的方法来提
高其ESD防护能力。

采用脉冲宽度为100ns的TLP测试设备分析优化后的0.6μm SOI ggNMOS器件所得器件的TLP扫描特性如图4所示（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/I ESD）。

Snapback触发电压Vt1≈10.8V、保持电压
Vh≈7.0V、热击穿电流It2≈1.3A。

此时，优化后器件的Vt1电压与0.6μm SOI
器件的漏结击穿电压（～12V）、栅极击穿压（≥13V）都有一定裕量，而Vh与SOI电路正常工作电压5.0V也有足够的裕量，器件本身的二次击穿电流出由原来0.25A提高至1.3A，等效可承受HBM模型2kV的峰值电流，这些关键参数都落
在合理的ESD设计窗口之内。

从以上分析可以得出结论：通过工艺优化的ggNMOS器件具有一定的ESD防护
能力，可以应用于输入端口、输出端口以及电源与地之间作为ESD保护器件。

图4 100ns TLP扫描优化后的SOI ggNMOS器件特性
3.2 优化后gcNMOS结构特性分析
通过分析国外文献的SOI器件研究结果[7]以及大量体硅多指型ggNMOS器件的
局限性，NMOS器件的栅偏置在ESD应力条件下扮演着一个非常重要的角色。

为了进一步增强SOI NMOS器件的鲁棒性，我们通过采用图5所示的一种简单的栅极耦合gcNMOS（Gate-coupling NMOS）结构（器件尺寸：Leff=1.4μm、Weff=1000μm、Tox=12.5nm、W/I ESD），希望进一步提高多指SOI NMOS
器件的鲁棒性。

由于SOI器件的硅薄很薄，不建议采用一个容量较大的MOS电
容放置在NMOS器件漏端与栅极之间，这样易将图5中的栅压耦合到较高值，器件一旦在ESD应力下进入强NMOS导通状态，极易使具有低热导率的沟道表面
承受较大的ESD泄放电流而失效。

本结构仅借助器件的栅电容与电阻的组合，将
栅电压抬高产生足以使NOMS的“Fingers”进入NPN工作区的漏电流即可。

图5 SOI gcNMOS 纵向示意图
采用脉冲宽度为100ns的TLP测试设备分析图5结构的0.6μm SOI gcNMOS器件所得器件的TLP扫描特性如图6所示（器件尺寸：Leff=1.4μm、Weff=1
000μm、Tox=12.5nm、W/I ESD）。

Snapback触发电压Vt1≈8.2V、保持电压Vh≈6.5V、热击穿电流It2≈2.6A。

此结构器件的Vt1电压与0.6μm SOI器件的
漏结击穿电压（～12V）、栅极击穿压（≥13V）有很大裕量，而Vh与SOI电路
正常工作电压5.0V也有足够的裕量，器件本身的二次击穿电流为2.6A，等效可承受HBM模型4kV的峰值电流，这些关键参数都落在合理的ESD设计窗口之内。

同时，与图4的器件特性相比，更低的Vt1使器件更易进入NPN工作区；当Vt2〉Vt1时，对于多指结构的NMOS器件即可以保证各“Fingers”的同时导通[8]，ESD泄放电流也能均匀地由进入NPN工作区的各个“Finger”分摊承担，从而使器件的鲁棒性得以大幅提高，此时提高器件沟宽才能真正发挥其承受大电流的能力。

图6 100ns TLP扫描优化后的SOI gcNMOS器件特性
从以上分析可以得出结论：采用工艺优化的栅极耦合gcNMOS器件具有很强的
ESD防护能力，可以应用于输入端口、输出端口以及电源与地之间作为ESD保护器件。

4 结束语
虽然国外许多文献都指出由SOI NMOS组成的输出缓冲器在ESD抵抗能力方面几乎仅为同等体硅工艺技术的一半水平[2,4]，但在1996年的文献中仍能看到国外研究人员在0.35μm SOI电路中在研究和采用结构优化的NMOS器件作为ESD 保护器件，并取得了良好的保护效果[7]。

本文中展示与分析了几种0.6μm SOI NMOS器件的ESD性能，我们认为通过优化的结构设计与工艺步骤，SOI NMOS 仍可担当SOI电路ESD保护器件的重要角色。

这是因为毕竟在SOI电路输出缓冲器设计上，大驱动的NMOS管仍占主流，如果同时利用它们进行ESD保护，乃是一举两得的良策。

但是，从我们的实验数据来看，不得不承认要获得2kV以上的HBM模型水平，SOI NMOS器件在尺寸上需付出高于体硅技术一倍的代价，设计人员需根据各方面的要求进行权衡。

参考文献：
[1] Koen Verhaeg,Guido Groesenken,et al.Double Snapback in SOI nMOSFET’s and its Application for SOI ESD Protection[J]. IEEE DEVICE LETTERS,1993,14（7）.
[2] Sridhar Ramaswarmy,Prasum Raja,et al. EOS/ESD Protection Circuit Design for Deep Submicron SOI Technology[J]. EOS/ESD Symp,1995:212-217.
[3] Ajith Amerasekera,Werner van den Abeelen,et al.ESD Failure Modes:Characteristics,Mechnisims,and Process Influences[J]. IEEE trans On electron devices,1993, 39（2）.
[4] Mansun Chan,Selina S.Yuen,et al. Comparison of ESD Protection
Capability of SOI and Bulk CMOS Output Buffers[J]. IEEE/IRPS, 1994:292-298.
[5] Ajith Amerasekera and Richard A.Chpman. Technology Design for High Current and ESD Robustness in a Deep Submicron CMOS Process[J]. IEEE trans. on electron devices, 1994, 15（10）.
[6] Ming-Dou Ker,Hsin-Chyh Hsu,et al. ESD Implantation for Qubquater-Micron CMOS Techologyto Enhance ESD Robustness[J]. IEEE trans. on electron devices, 2003, 50（10）.
[7] Charvaka Duvvury, Ajith Amersekera,et al. ESD Design For Deep Submicron SOI Technology[J]. 1996 Symposium on VLSI Technology Digest of Technical Papers
[8] Thomas L.Polgeen,Amitava Chatterjee. Improving the ESD Failure Threshold of Silcided n-MOS output Transisors by Ensuring Uniform Current Flow[J]. IEEE trans. on electron devices, 1992, 39（2）.。