'C54x片内时钟_定时_中断
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2013年8月4日 DSP原理及应用 15
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
⑤ 倍频切换 实现倍频切换的步骤： 若要改变PLL的倍频，必须先将PLL的工作方式 从倍频方式(PLL方式)切换到分频方式(DIV方式)， 步骤1：复位PLLNDIV，选择DIV方式； 然后再切换到新的倍频方式。 步骤2：检测PLL的状态，读PLLSTATUS位；
2013年8月4日 DSP原理及应用 13
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
④ 复位时钟方式 ’C5402复位时设置的时钟方式: 当芯片复位后，时钟方式寄存器CLKMD的值是 由3个外部引脚(CLKMD1、CLKMD2和CLKMD3)的状态 CLKMD1 CLKMD2 CLKMD3 CLKMD的复位值 时钟方式 设定，从而确定了芯片的时钟方式。 0 0 0 E007H PLL×15
0 0 1 1 1 1 0 1 0 1 1 0 1 0 0 0 1 1 9007H 4007H 1007H F007H 0000H F000H PLL×10 PLL×5 PLL×2 PLL×1 2分频(PLL无效) 4分频(PLL无效)
0
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1
1
——
DSP原理及应用
保留
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第8章 TMS320C54x的硬件设计
2013年8月4日
DSP原理及应用
6
第8章 TMS320C54x的硬件设计
(1) 硬件配置的PLL
5402 Clock Mode Settings at Reset CLKMD1 CLKMD2 CLKMD3 CLKMD RESET VALUE CLOCK MODE
0
0
0
0
0
1
E007h
9007h
PLL x 15
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第8章 TMS320C54x的硬件设计
2.锁相环PLL (1) 硬件配置的PLL 硬件配置的PLL是通过设定’C54x的3个时钟模 式引脚(CLKMD1、CLKMD2和CLKMD3)的状态来选择时 钟方式。 上电复位时，’C54x根据这三个引脚的电平， 决定PLL的工作状态，并启动PLL工作。
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
② 软件PLL的工作方式 通过软件编程，可以使软件PLL实现两种工作 方式：
PLL方式，即倍频方式。 芯片的工作频率等于输入时钟CLKIN乘以PLL的 乘系数，共有31个乘系数，取值范围为0.25~15。
DIV方式，即分频方式。
PLL x 10
0
1 1 1 1 0
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1
0 1 1 0 1
0
0 0 1 1 1
4007h
1007h F007h 0000h F000h -----DSP原理及应用
PLL x 5
PLL x 2 PLL x 1 1/2(PLLdisabled) 1/4(PLL disabled) Reserved (bypass mode)
使用芯片内部的振荡器。
2013年8月4日 DSP原理及应用 2
第8章 TMS320C54x的硬件设计
1.时钟信号的产生 (1) 使用外部时钟源 将外部时钟信号直接加到DSP芯片的X2/CLKIN 引脚，而X1引脚悬空。
外部时钟源可以采用频 率稳定的晶体振荡器，具有 使用方便，价格便宜，因而 得到广泛应用。
17
注意： F007H也可以。 2分频与4分频之间也不能直接切换
DSP原理及应用
第7章 TMS320C54x的片内外设、接口及应用
7.2 ’C54x的定时器
在工业应用中，计数器和定时器常用于检测和 控制中的时序协调及控制。 ’C54x的片内定时器是一个可编程的定时器， 可用于周期地产生中断。定时器的最高分辨率为处 理器的CPU时钟速度。通过带4位预定标器的16位计 数器，可以获得较大范围的定时频率。
2013年8月4日 DSP原理及应用 9
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
① 时钟方式寄存器CLKMD 用来定义PLL时钟模块中的时钟配置，为用户提 供各种时钟乘系数，并能直接通断PLL。
15 ~ 12 11 10 ~ 3 2 1 0
CLKMD PLL工作 时钟发生器 PLLMUL PLL除数 PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS PLLMUL PLL乘数 PLLDIV PLL计数器 PLL通/断位 选择位 0058H 状态位 时钟发生器 PLL工作 PLL乘数 PLL除数 PLL计数器 PLL通/断位 选择位 状态位 PLLON/OFF PLLNDIV PLL状态 PLLON/OFF PLLNDIV PLLCOUNT：PLL的减法计数器，读/写位。 PLL状态 当PLL STATUS=0时，时钟发生器工作于分
X1
X2/CLKIN
VDD
外部晶振
2013年8月4日 DSP原理及应用 3
第8章 TMS320C54x的硬件设计
1.时钟信号的产生 (2)使用芯片内部的振荡器 在芯片的X1和X2/CLKIN引脚之间接入一个晶体, 用于启动内部振荡器。
X1
X2/CLKIN
C1
2013年8月4日
晶体
C2
DSP原理及应用
第7章 TMS320C54x片内外设、接口及应用 内容提要
时钟电路用来为’C54x芯片提供时钟信号，由 一个内部振荡器和一个锁相环PLL组成。 片内定时器包括定时寄存器TIM、定时周期寄存器 PRD和定时控制寄存器TCR。
中断是由硬件或软件驱动的中断信号，使CPU中 断当前程序，去执行中断服务程序。
步骤3：根据所要切换的倍频，确定乘系数；
步骤4：由所需要的牵引时间，设置PLLCOUNT 的当前值；（每16个clkin减1） 步骤5：设定CLKMD寄存器。
2013年8月4日 DSP原理及应用 16
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
⑤ 倍频切换
【例8.2.1】 从某一倍频方式切换到PLL×1方式。 其程序如下： 必须先从倍频方式切换到分频方式，然后再切换到N)
DSP原理及应用 8
第8章 TMS320C54x的硬件设计
2.锁相环PLL
(2) 软件配置的PLL
软件配置的PLL具有高度的灵活性。它是利用 编程对时钟方式寄存器CLKMD的设定，来定义PLL时 钟模块中的时钟配置。 软件PLL的时钟定标器提供各种时钟乘法器系 数，并能直接接通和关断PLL。 软件PLL的锁定定时器可以用于延迟转换PLL的 时钟方式，直到锁定为止。
2013年8月4日
DSP原理及应用
1
第8章 TMS320C54x的硬件设计
8. 2. 3 时钟电路的设计
时钟电路用来为’C54x芯片提供时钟信号，由 一个内部振荡器和一个锁相环PLL组成，可通过芯 片内部的晶体振荡器或外部的时钟电路驱动。 1.时钟信号的产生
’C54x时钟信号的产生有两种方法：
使用外部时钟源；
2013年8月4日 DSP原理及应用 19
第7章 TMS320C54x的片内外设、接口及应用
1. 定时器的组成
1 3 1 2 预定标分频系数 TDDR 预定标计数器 PSC 1 1 SRESET TRB
周期寄存器 PRD 定时寄存器 TIM
&
CLKOUT TSS
借位
借位
主定时模块
预定标模块
TINT 1 TOUT
对输入时钟CLKIN进行2分频或4分频。
2013年8月4日 DSP原理及应用 11
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
③ 软件PLL的乘系数 软件PLL的乘系数可通过PLLNDIV、PLLDIV和 PLLMUL的不同组合确定。
PLLNDIV 0 0 1 1 1 1
2013年8月4日
C1=C2=20pF
4
第8章 TMS320C54x的硬件设计
2.锁相环PLL
锁相环PLL具有频率放大和时钟信号提纯的作用，利用 PLL的锁定特性可以对时钟频率进行锁定,为芯片提供高稳 定频率的时钟信号。 锁相环还可以对外部时钟频率进行倍频，使外部时钟 源的频率低于CPU的机器周期，以降低因高速开关时钟所引 起的高频噪声。 ’C54x的锁相环有两种形式： 硬件配置的PLL： 用于’C541、’C542、’C543、’C545和 ’C546； 软件可编程PLL： 用于’C545A、’C546A、’C548、’C549 、’C5402、’C5410和’C5420。
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2013年8月4日
DSP原理及应用
第7章 TMS320C54x的片内外设、接口及应用
PLLDIV X X 0 0 1 1
PLLMUL 0~14 15 0~14 15 0或偶数 奇数
DSP原理及应用
PLL乘系数 0.5 0.25 PLLMUL+1 1 (PLLMUL+1)2 PLLMUL4
12
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
③ 软件PLL的乘系数 根据PLLNDIV、PLLDIV和PLLMUL的不同组合， 软件PLL共有31个乘系数，分别为: 0.25、 0.5、 0.75、 1、 1.25、 1.5、 1.75、 2、 2.25、 2.5、 2.75、 3、 3.25、 3.5、 3.75、 4、 4.5、 5、 5.5、 6、 6.5、 7、 7.5、 8、 9、 10、 11、 12、 13、 14、 15。
2013年8月4日
DSP原理及应用
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第7章 TMS320C54x的片内外设、接口及应用
7.2 ’C54x的定时器
7.2.1 定时器结构
1. 定时器的组成
定时器主要由定时寄存器TIM、定时周期寄存
器PRD、定时控制寄存器TCR及相应的逻辑控制电路
组成。
寄存器TIM、PRD和TCR是存储器映像寄存器， 地址分别为0024H、0025H和0026H。
STM PLL×1方式。 Status：LDM AND BC STM
STM
2013年8月4日
#00H，CLKMD CLKMD，A #01H，A Status，ANEQ #03EFH，CLKMD
#03EFH，CLKMD
；切换到DIV方式 ；测试PLLSTATUS位 ；若A≠0，则转移， ；表明还没有切换到DIV方式 ；若A=0，则顺序执行， ；已切换到DIV方式 ；切换到PLL×1方式
7
第8章 TMS320C54x的硬件设计
(1) 硬件配置的PLL 进行硬件配置时，其工作频率的是固定的。
若不使用PLL，则对内部或外部时钟分频， CPU的时钟频率等于内部振荡器频率或外部时钟 频率的一半； 若使用PLL，则对内部或外部时钟倍频，CPU 的时钟频率等于内部振荡器或外部时钟源频率乘 以系数N， 即
(2) 软件配置的PLL
④ 复位时钟方式
通常，DSP系统的程序需要从外部低速EPROM中调入，可 以采用较低工作频率的复位时钟方式，待程序全部调入内部 快速RAM后，再用软件重新设置CLKMD寄存器的值，使’C54x 工作在较高的频率上。 例如，外部时钟频率为10MHz,CLKMD1~CLKMD3=111,时钟 方式为2分频。 复位后,工作频率为10MHz÷2=5MHz。 用软件重新设置CLKMD寄存器，就可以改变DSP的工作频 率,如设定CLKMD=9007H，则工作频率为10×10MHz=100MHz。
PLLNDIV：时钟发生器选择位，读/写位。 PLLDIV：为PLL的分频除数，读/写位。 PLLMUL：为PLL的倍频乘数，读/写位。 PLLON/OFF：PLL的通/断位，读/写位。 PLL STATUS：PLL的工作状态位，只读位。 当PLLNDIV=0时，采用分频DIV方式； 频DIV方式； 0 0 1 0 断开 工作 用来对PLL开始工作到锁定时钟信号之 用来决定时钟发生器的工作方式。与 与PLLMUL和PLL NDIV一起决定PLL的频率。 与PLLDIV和PLLNDIV一起决定PLL的频率。 与PLLNDIV一起决定PLL是否工作。 当PLLNDIV=1时，采用倍频PLL方式。 用来指示时钟发生器的工作方式。 当PLL 前的一段时间进行计数定时，以保证频 STATUS=1时，时钟发生器工作于倍 0 1 1 1 工作 工作 PLLMUL和PLLDIV位同时定义频率的乘数。 频PLL方式。 2013年8月4日 DSP原理及应用 10 率转换的可靠性。
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
⑤ 倍频切换 实现倍频切换的步骤： 若要改变PLL的倍频，必须先将PLL的工作方式 从倍频方式(PLL方式)切换到分频方式(DIV方式)， 步骤1：复位PLLNDIV，选择DIV方式； 然后再切换到新的倍频方式。 步骤2：检测PLL的状态，读PLLSTATUS位；
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第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
④ 复位时钟方式 ’C5402复位时设置的时钟方式: 当芯片复位后，时钟方式寄存器CLKMD的值是 由3个外部引脚(CLKMD1、CLKMD2和CLKMD3)的状态 CLKMD1 CLKMD2 CLKMD3 CLKMD的复位值 时钟方式 设定，从而确定了芯片的时钟方式。 0 0 0 E007H PLL×15
0 0 1 1 1 1 0 1 0 1 1 0 1 0 0 0 1 1 9007H 4007H 1007H F007H 0000H F000H PLL×10 PLL×5 PLL×2 PLL×1 2分频(PLL无效) 4分频(PLL无效)
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第8章 TMS320C54x的硬件设计
(1) 硬件配置的PLL
5402 Clock Mode Settings at Reset CLKMD1 CLKMD2 CLKMD3 CLKMD RESET VALUE CLOCK MODE
0
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0
0
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E007h
9007h
PLL x 15
2013年8月4日 DSP原理及应用 5
第8章 TMS320C54x的硬件设计
2.锁相环PLL (1) 硬件配置的PLL 硬件配置的PLL是通过设定’C54x的3个时钟模 式引脚(CLKMD1、CLKMD2和CLKMD3)的状态来选择时 钟方式。 上电复位时，’C54x根据这三个引脚的电平， 决定PLL的工作状态，并启动PLL工作。
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
② 软件PLL的工作方式 通过软件编程，可以使软件PLL实现两种工作 方式：
PLL方式，即倍频方式。 芯片的工作频率等于输入时钟CLKIN乘以PLL的 乘系数，共有31个乘系数，取值范围为0.25~15。
DIV方式，即分频方式。
PLL x 10
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1 1 1 1 0
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0 1 1 0 1
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0 0 1 1 1
4007h
1007h F007h 0000h F000h -----DSP原理及应用
PLL x 5
PLL x 2 PLL x 1 1/2(PLLdisabled) 1/4(PLL disabled) Reserved (bypass mode)
使用芯片内部的振荡器。
2013年8月4日 DSP原理及应用 2
第8章 TMS320C54x的硬件设计
1.时钟信号的产生 (1) 使用外部时钟源 将外部时钟信号直接加到DSP芯片的X2/CLKIN 引脚，而X1引脚悬空。
外部时钟源可以采用频 率稳定的晶体振荡器，具有 使用方便，价格便宜，因而 得到广泛应用。
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注意： F007H也可以。 2分频与4分频之间也不能直接切换
DSP原理及应用
第7章 TMS320C54x的片内外设、接口及应用
7.2 ’C54x的定时器
在工业应用中，计数器和定时器常用于检测和 控制中的时序协调及控制。 ’C54x的片内定时器是一个可编程的定时器， 可用于周期地产生中断。定时器的最高分辨率为处 理器的CPU时钟速度。通过带4位预定标器的16位计 数器，可以获得较大范围的定时频率。
2013年8月4日 DSP原理及应用 9
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
① 时钟方式寄存器CLKMD 用来定义PLL时钟模块中的时钟配置，为用户提 供各种时钟乘系数，并能直接通断PLL。
15 ~ 12 11 10 ~ 3 2 1 0
CLKMD PLL工作 时钟发生器 PLLMUL PLL除数 PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUS PLLMUL PLL乘数 PLLDIV PLL计数器 PLL通/断位 选择位 0058H 状态位 时钟发生器 PLL工作 PLL乘数 PLL除数 PLL计数器 PLL通/断位 选择位 状态位 PLLON/OFF PLLNDIV PLL状态 PLLON/OFF PLLNDIV PLLCOUNT：PLL的减法计数器，读/写位。 PLL状态 当PLL STATUS=0时，时钟发生器工作于分
X1
X2/CLKIN
VDD
外部晶振
2013年8月4日 DSP原理及应用 3
第8章 TMS320C54x的硬件设计
1.时钟信号的产生 (2)使用芯片内部的振荡器 在芯片的X1和X2/CLKIN引脚之间接入一个晶体, 用于启动内部振荡器。
X1
X2/CLKIN
C1
2013年8月4日
晶体
C2
DSP原理及应用
第7章 TMS320C54x片内外设、接口及应用 内容提要
时钟电路用来为’C54x芯片提供时钟信号，由 一个内部振荡器和一个锁相环PLL组成。 片内定时器包括定时寄存器TIM、定时周期寄存器 PRD和定时控制寄存器TCR。
中断是由硬件或软件驱动的中断信号，使CPU中 断当前程序，去执行中断服务程序。
步骤3：根据所要切换的倍频，确定乘系数；
步骤4：由所需要的牵引时间，设置PLLCOUNT 的当前值；（每16个clkin减1） 步骤5：设定CLKMD寄存器。
2013年8月4日 DSP原理及应用 16
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
⑤ 倍频切换
【例8.2.1】 从某一倍频方式切换到PLL×1方式。 其程序如下： 必须先从倍频方式切换到分频方式，然后再切换到N)
DSP原理及应用 8
第8章 TMS320C54x的硬件设计
2.锁相环PLL
(2) 软件配置的PLL
软件配置的PLL具有高度的灵活性。它是利用 编程对时钟方式寄存器CLKMD的设定，来定义PLL时 钟模块中的时钟配置。 软件PLL的时钟定标器提供各种时钟乘法器系 数，并能直接接通和关断PLL。 软件PLL的锁定定时器可以用于延迟转换PLL的 时钟方式，直到锁定为止。
2013年8月4日
DSP原理及应用
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第8章 TMS320C54x的硬件设计
8. 2. 3 时钟电路的设计
时钟电路用来为’C54x芯片提供时钟信号，由 一个内部振荡器和一个锁相环PLL组成，可通过芯 片内部的晶体振荡器或外部的时钟电路驱动。 1.时钟信号的产生
’C54x时钟信号的产生有两种方法：
使用外部时钟源；
2013年8月4日 DSP原理及应用 19
第7章 TMS320C54x的片内外设、接口及应用
1. 定时器的组成
1 3 1 2 预定标分频系数 TDDR 预定标计数器 PSC 1 1 SRESET TRB
周期寄存器 PRD 定时寄存器 TIM
&
CLKOUT TSS
借位
借位
主定时模块
预定标模块
TINT 1 TOUT
对输入时钟CLKIN进行2分频或4分频。
2013年8月4日 DSP原理及应用 11
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
③ 软件PLL的乘系数 软件PLL的乘系数可通过PLLNDIV、PLLDIV和 PLLMUL的不同组合确定。
PLLNDIV 0 0 1 1 1 1
2013年8月4日
C1=C2=20pF
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第8章 TMS320C54x的硬件设计
2.锁相环PLL
锁相环PLL具有频率放大和时钟信号提纯的作用，利用 PLL的锁定特性可以对时钟频率进行锁定,为芯片提供高稳 定频率的时钟信号。 锁相环还可以对外部时钟频率进行倍频，使外部时钟 源的频率低于CPU的机器周期，以降低因高速开关时钟所引 起的高频噪声。 ’C54x的锁相环有两种形式： 硬件配置的PLL： 用于’C541、’C542、’C543、’C545和 ’C546； 软件可编程PLL： 用于’C545A、’C546A、’C548、’C549 、’C5402、’C5410和’C5420。
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第7章 TMS320C54x的片内外设、接口及应用
PLLDIV X X 0 0 1 1
PLLMUL 0~14 15 0~14 15 0或偶数 奇数
DSP原理及应用
PLL乘系数 0.5 0.25 PLLMUL+1 1 (PLLMUL+1)2 PLLMUL4
12
第8章 TMS320C54x的硬件设计
(2) 软件配置的PLL
③ 软件PLL的乘系数 根据PLLNDIV、PLLDIV和PLLMUL的不同组合， 软件PLL共有31个乘系数，分别为: 0.25、 0.5、 0.75、 1、 1.25、 1.5、 1.75、 2、 2.25、 2.5、 2.75、 3、 3.25、 3.5、 3.75、 4、 4.5、 5、 5.5、 6、 6.5、 7、 7.5、 8、 9、 10、 11、 12、 13、 14、 15。
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第7章 TMS320C54x的片内外设、接口及应用
7.2 ’C54x的定时器
7.2.1 定时器结构
1. 定时器的组成
定时器主要由定时寄存器TIM、定时周期寄存
器PRD、定时控制寄存器TCR及相应的逻辑控制电路
组成。
寄存器TIM、PRD和TCR是存储器映像寄存器， 地址分别为0024H、0025H和0026H。
STM PLL×1方式。 Status：LDM AND BC STM
STM
2013年8月4日
#00H，CLKMD CLKMD，A #01H，A Status，ANEQ #03EFH，CLKMD
#03EFH，CLKMD
；切换到DIV方式 ；测试PLLSTATUS位 ；若A≠0，则转移， ；表明还没有切换到DIV方式 ；若A=0，则顺序执行， ；已切换到DIV方式 ；切换到PLL×1方式
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第8章 TMS320C54x的硬件设计
(1) 硬件配置的PLL 进行硬件配置时，其工作频率的是固定的。
若不使用PLL，则对内部或外部时钟分频， CPU的时钟频率等于内部振荡器频率或外部时钟 频率的一半； 若使用PLL，则对内部或外部时钟倍频，CPU 的时钟频率等于内部振荡器或外部时钟源频率乘 以系数N， 即
(2) 软件配置的PLL
④ 复位时钟方式
通常，DSP系统的程序需要从外部低速EPROM中调入，可 以采用较低工作频率的复位时钟方式，待程序全部调入内部 快速RAM后，再用软件重新设置CLKMD寄存器的值，使’C54x 工作在较高的频率上。 例如，外部时钟频率为10MHz,CLKMD1~CLKMD3=111,时钟 方式为2分频。 复位后,工作频率为10MHz÷2=5MHz。 用软件重新设置CLKMD寄存器，就可以改变DSP的工作频 率,如设定CLKMD=9007H，则工作频率为10×10MHz=100MHz。
PLLNDIV：时钟发生器选择位，读/写位。 PLLDIV：为PLL的分频除数，读/写位。 PLLMUL：为PLL的倍频乘数，读/写位。 PLLON/OFF：PLL的通/断位，读/写位。 PLL STATUS：PLL的工作状态位，只读位。 当PLLNDIV=0时，采用分频DIV方式； 频DIV方式； 0 0 1 0 断开 工作 用来对PLL开始工作到锁定时钟信号之 用来决定时钟发生器的工作方式。与 与PLLMUL和PLL NDIV一起决定PLL的频率。 与PLLDIV和PLLNDIV一起决定PLL的频率。 与PLLNDIV一起决定PLL是否工作。 当PLLNDIV=1时，采用倍频PLL方式。 用来指示时钟发生器的工作方式。 当PLL 前的一段时间进行计数定时，以保证频 STATUS=1时，时钟发生器工作于倍 0 1 1 1 工作 工作 PLLMUL和PLLDIV位同时定义频率的乘数。 频PLL方式。 2013年8月4日 DSP原理及应用 10 率转换的可靠性。